FPGA 4位全加器的設(shè)計

1、目錄一、設(shè)計原理2二、設(shè)計目的3三、設(shè)計內(nèi)容3四、設(shè)計步驟3五、總結(jié)與體會74位全加器設(shè)計報告一、設(shè)計原理全加器是指能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位。4位加法器可以采用4個以為全加器級連成串行進(jìn)位加法器，如下圖所示，其中CSA為一位全加器。顯然，對于這種方式，因高位運(yùn)算必須要等低位進(jìn)位來到后才能進(jìn)行，因此它的延遲非?？捎^，高速運(yùn)算無法勝任。 A和B為加法器的輸入位串，對于4位加法器其位寬為4位，S為加法器輸出位串，與輸入位串相同，C為進(jìn)位輸入（CI）或輸出（CO）。實現(xiàn)代碼為： 全加器真值表如下： 輸 入 輸 出Xi Yi Ci-1SiCi00000001

2、10010100110110010101011100111111module adder4(cout,sum,ina,inb,cin);output3:0sum;output cout;input3:0ina,inb;input cin;assign count,sum=ina+inb+cin;endmodule二、設(shè)計目的熟悉ISE9.1開發(fā)環(huán)境，掌握工程的生成方法。熟悉SEED-XDTK XUPV2Pro實驗環(huán)境。了解Verilog HDL語言在FPGA中的使用。了解4位全加器的Verilog HDL語言實現(xiàn)。三、設(shè)計內(nèi)容用Verilog HDL語言設(shè)計4位全加器，進(jìn)行功能仿真演示。四、設(shè)

3、計步驟1、 創(chuàng)建工程及設(shè)計輸入。在E：progect目錄下，新建名為count8的新工程。器件族類型（Device Family）選擇“Virtex2P”器件型號（Device）選“XC2VP30 ff896-7”綜合工具（Synthesis Tool）選“XST(VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”下面一直next和確定。設(shè)計輸入：在源代碼窗口中單擊右鍵，在彈出的菜單中選擇“New Source”,在彈出的對話框中選擇“Verilog Moudle”，在右端的“File name”中輸入源文件名adder4，下面各步單擊“Next”按鈕。在

4、彈出的源代碼編輯框內(nèi)輸入源代碼并保存。2、功能仿真在source窗口“sources for”中選擇“Behavioral Simulation”。由“Test Bench WaveForm”添加激勵源。點擊Finish。出現(xiàn)波形激勵編輯窗口。給ina和inb賦初始值。在processes窗口中單擊“simulater behavioral model”即開始仿真，仿真結(jié)果如下。從仿真的結(jié)果可以看出，sum=ina+inb+cin。仿真結(jié)果正確。3、 用ChipScope進(jìn)行在線調(diào)試。生成ChipScope核。代碼比較簡單，這里只需要ICON和VIO兩個核即可。打開“ChipScope pro

5、 core generator”首先是生成ICON核的過程。 在output netlist位置指向adder4所在的路徑，在device family里選virtex2p器件。由于只用了VIO核，所以ICON的控制端口數(shù)設(shè)置為1。之后就是就是一直確定就行，直到出現(xiàn)生成新的核的界面。其次就是生成VIO核的過程。 在輸入輸出端口設(shè)置過程中選定異步輸入端口和異步輸出端口。異步輸入端口寬度根據(jù)sum（4位）、cout（1位）的總位數(shù)設(shè)定，異步輸出端口根據(jù)ina（4位）、inb（4位）、cin（1位）的總位數(shù)設(shè)定。之后也是一直確定，這樣VIO核也就生成了。添加ICON核與VIO核到工程。點擊“File

6、Open”，在adder4所在位置找到icon_xst_example.v和vio_xst_example.v文件并打開，將ICON和VIO核的模塊例化語句加到adder4.v相應(yīng)的位置，并進(jìn)行修改，最后得到的代碼如下：module adder4(cout,sum);output3:0 sum;output cout;wire 3:0 ina,inb;wire cin;wire 35:0 control0; wire 13:0 async_in;wire 8:0 async_out;icon i_icon(.control0(control0);vio i_vio(.control(contr

7、ol0), .async_in(async_in), .async_out(async_out);assign async_in3:0=ina3:0;assign async_in7:4=inb3:0;assign async_in8=cin;assign async_in12:9=sum3:0;assign async_in13=cout;assign ina3:0=async_out3:0;assign inb3:0=async_out7:4;assign cin=async_out8;assign cout,sum=ina+inb+cin;endmodulemodule icon ( c

8、ontrol0 ); output 35:0 control0;endmodulemodule vio ( control, async_in, async_out ); input 35:0 control; input 13:0 async_in; output 8:0 async_out;endmodule進(jìn)行保存，然后在ISE里進(jìn)行綜合，具體操作步驟：單擊“adder4.v”，在processes窗口中雙擊“SynthesizeXST”；如果綜合沒有出錯，再實現(xiàn)，雙擊“Implement Design”，最后生成bit文件，雙擊“Generate Programming File”。過程圖為： 在ChipScope里觀測調(diào)試 單擊“adder4.v”,在Processes窗口中選擇雙擊“Analyze Design Using Chipscope”進(jìn)入ChipScope Pro Analyzer窗口，點擊圖標(biāo)檢查連接情況，然后下載bit文件。由于我們沒有板子只能做到這一步了。五、總結(jié)與體會通過這學(xué)期對FPGA應(yīng)用技術(shù)的學(xué)習(xí)，我對FPGA這項技術(shù)也有了一定的了解。最后通過這個大作業(yè)也是我對整個的設(shè)計過程有了更進(jìn)一步的認(rèn)識。我覺