EDA簡(jiǎn)單頻率計(jì)設(shè)計(jì)

1、簡(jiǎn)單頻率計(jì)設(shè)計(jì)物理與電子工程學(xué)院 電子信息科學(xué)與技術(shù)專(zhuān)業(yè) 2011級(jí) 董思林指導(dǎo)教師 何傳紅摘 要：隨著數(shù)字電子技術(shù)的發(fā)展，頻率測(cè)量成為一項(xiàng)越來(lái)越普遍的工作，因此測(cè)頻計(jì)常受到人們的青睞。EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件語(yǔ)言為系統(tǒng)邏輯描述的主要方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計(jì)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)，其設(shè)計(jì)的靈活性使得EDA技術(shù).快速發(fā)展和廣泛應(yīng)用。關(guān)鍵詞：可編程邏輯器件；計(jì)數(shù)；分頻；脈沖；掃描1 引言在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多

2、電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得非常重要。測(cè)量頻率的方法有多種，其中電子計(jì)數(shù)器測(cè)量具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。電子計(jì)數(shù)器測(cè)頻有兩種方式：一是直接測(cè)頻法，即在一定閘門(mén)時(shí)間內(nèi)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻號(hào)的頻率測(cè)量。本設(shè)計(jì)采用直接測(cè)頻法，以Quartus軟件為設(shè)計(jì)平臺(tái)，采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。伴隨著集成電路（IC）技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化（EDA）逐漸成為重要的設(shè)計(jì)手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系

3、統(tǒng)等許多領(lǐng)域。電子設(shè)計(jì)自動(dòng)化是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā)展。EDA的一個(gè)重要特征就是使用硬件描述語(yǔ)言（HDL）來(lái)完成的設(shè)計(jì)文件，在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，有硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線(xiàn)和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作，最終形成集成電子系統(tǒng)或?qū)I(yè)集成芯片的一門(mén)新技術(shù)。EDA技術(shù)的出現(xiàn)，極大地

4、提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。2 設(shè)計(jì)原理2.1 基本原理 數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率。頻率是單位時(shí)間（1秒）內(nèi)信號(hào)發(fā)生周期變化的次數(shù)。在給定的1秒時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù)，并將所計(jì)數(shù)值顯示出來(lái)，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，然后通過(guò)計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的方波脈沖個(gè)數(shù)并顯示出來(lái)。這就是數(shù)字頻率計(jì)的基本原理。 2.2 系統(tǒng)框圖 通過(guò)測(cè)頻控制信號(hào)發(fā)生器將由脈沖發(fā)生器產(chǎn)生的信號(hào)轉(zhuǎn)換成所需要的控制信號(hào)clk1和en，待測(cè)信號(hào)計(jì)數(shù)器在en的控制下對(duì)待測(cè)信號(hào)進(jìn)行測(cè)量并通過(guò)鎖存與譯碼器在clk1的控制下按要求進(jìn)行顯示，大體結(jié)構(gòu)如

5、圖1所示：圖2.2 系統(tǒng)框圖3 整體功能介紹 3.1 計(jì)數(shù)器設(shè)計(jì)頻率計(jì)的核心元件之一是含有時(shí)鐘使能及進(jìn)位擴(kuò)展輸出的十進(jìn)制計(jì)數(shù)器。為此，這里用一個(gè)雙十進(jìn)制計(jì)數(shù)器器件74390和其他一些輔助元件來(lái)完成。電路框圖如圖3.1所示。圖3.1 含有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器圖中，74390連接成兩個(gè)獨(dú)立的十進(jìn)制計(jì)數(shù)器，待測(cè)頻率信號(hào)clk通過(guò)一個(gè)與門(mén)進(jìn)入74390的計(jì)數(shù)器“1”端的時(shí)鐘輸入端1CLKA。與門(mén)的另一端由計(jì)數(shù)使能信號(hào)enb控制：當(dāng)enb=1時(shí)允許計(jì)數(shù)；enb=0時(shí)禁止計(jì)數(shù)。計(jì)數(shù)器1的4位輸出q3 、q2 、q1 和q0 并成總線(xiàn)表達(dá)方式，即q3.0 ，由圖左下角的OUTPUT輸出端口向外輸出計(jì)數(shù)

6、值。同時(shí)由一個(gè)4輸入與門(mén)和兩個(gè)反相器構(gòu)成進(jìn)位信號(hào)，進(jìn)位信號(hào)進(jìn)入第二個(gè)計(jì)數(shù)器的時(shí)鐘輸入端2CLKA。第二個(gè)計(jì)數(shù)器的4位計(jì)數(shù)輸出是q7 、q6 、q5 和q4，總線(xiàn)輸出信號(hào)是q7.4.這兩個(gè)計(jì)數(shù)器的總得進(jìn)位信號(hào)，可由一個(gè)6輸入與門(mén)和兩個(gè)反相器產(chǎn)生，由cout輸出。clr是計(jì)數(shù)器的清零信號(hào)。對(duì)圖3.1所示電路進(jìn)行仿真，其波形圖如下圖3.1.1所示。圖3.1.1 仿真波形圖3.2 時(shí)序控制電路設(shè)計(jì)欲使電路能自動(dòng)測(cè)頻，還需增加一個(gè)測(cè)頻時(shí)序控制電路，如圖3.2所示。該電路由三部分組成：4位二進(jìn)制計(jì)數(shù)器7493、4-16譯碼器74154和兩個(gè)由雙與非門(mén)構(gòu)成的RS觸發(fā)器。圖3.2 測(cè)頻時(shí)序控制電路3.3 時(shí)鐘

7、分頻模塊設(shè)計(jì)由于設(shè)計(jì)中利用了一個(gè)50MHz的時(shí)鐘信號(hào)輸入，需要將其分頻為合適的頻率供給本設(shè)計(jì)中的各個(gè)模塊。其程序代碼如下：module CLK_DIV(CLK,DIVCLK);/時(shí)鐘偶數(shù)分頻模塊inputCLK; /定義輸入時(shí)鐘outputDIVCLK; /定義輸出時(shí)鐘regDIVCLK; /定義寄存器regDIV_WIDTH-1:0counter; /定義計(jì)數(shù)寄存器parameterDIV_Num = 500000;/參數(shù)，定義分頻參數(shù)parameterDIV_WIDTH = 19;/參數(shù)，定義分頻參數(shù)占用的位寬always (posedge CLK)/分頻過(guò)程beginif(counter

8、 = (DIV_Num>>1)-1)/注意分頻數(shù)的計(jì)算公式begincounter <= 0;DIVCLK <= DIVCLK;endelsecounter <= counter + 1'b1;endendmodule利用此代碼生成元件命名為CLK_DIV，供上層文件調(diào)用。3.4 數(shù)碼管動(dòng)態(tài)掃描顯示驅(qū)動(dòng)模塊設(shè)計(jì)本設(shè)計(jì)利用8位7段LED數(shù)碼管，但只需要2位，需采用動(dòng)態(tài)掃描驅(qū)動(dòng)，為顯示頻率計(jì)的結(jié)果，需要在計(jì)數(shù)器和數(shù)碼管之間放置一個(gè)驅(qū)動(dòng)電路模塊，由于數(shù)碼管的現(xiàn)實(shí)字符段碼過(guò)于冗長(zhǎng)，這里只作簡(jiǎn)要說(shuō)明。代碼總共分為三部分：第一部分是相關(guān)參數(shù)的定義和段碼字符的賦值；第二

9、部分有兩個(gè)case語(yǔ)句，第一個(gè)case語(yǔ)句實(shí)現(xiàn)對(duì)莫一位數(shù)碼管的定義，第二個(gè)case語(yǔ)句實(shí)現(xiàn)對(duì)數(shù)碼管某一個(gè)段進(jìn)行定義；第三部分則是對(duì)數(shù)碼管具體要顯示哪個(gè)字符進(jìn)行初始化。3.5 頂層電路設(shè)計(jì)將圖3.1所示電路包裝入庫(kù)，元件名取為counter8；將圖3.2所示電路包裝入庫(kù)，元件名取為ft_ctrl。有了counter8和ft_ctrl，就可以做成自動(dòng)測(cè)頻和數(shù)據(jù)顯示的實(shí)用頻率計(jì)了，電路如圖3.5所示。圖中counter8為第1步生成的2位十進(jìn)制計(jì)數(shù)器模塊，ft_ctrl為第2步生成的時(shí)序控制模塊，只含有兩個(gè)輸入信號(hào)：待測(cè)頻率輸入信號(hào)F_IN和測(cè)頻控制時(shí)鐘clk。時(shí)鐘分頻模塊CLK_DIV在此設(shè)計(jì)中被

10、調(diào)用（例化）了3次，因?yàn)榇四K采用了參數(shù)可配置的設(shè)計(jì)模式，所以調(diào)用同一個(gè)原型，通過(guò)改變參數(shù)就可以實(shí)現(xiàn)不同的特性，其中最上面一個(gè)時(shí)鐘分頻模塊把50MHz分頻到1024Hz（參數(shù)DIV_Num為48828，所以輸出頻率為50MHz/488281024Hz；參數(shù)DIV_WIDTH隨DIV_Num而變；中間一個(gè)分頻模塊把1024Hz分頻到8Hz作為時(shí)序控制模塊的時(shí)鐘，則計(jì)數(shù)使能信號(hào)CNT_EN的脈沖寬度即為1秒，從而可使數(shù)碼管直接顯示F_IN的頻率值了；下面一個(gè)分頻模塊把1024Hz分頻到約51Hz作為被測(cè)頻率F_IN輸入到十進(jìn)制計(jì)數(shù)器。圖3.5 頂層電路設(shè)計(jì)電路4 設(shè)計(jì)總結(jié)通過(guò)這次EDA課程設(shè)計(jì)，我

11、對(duì)課堂上所學(xué)到的理論知識(shí)的理解加深了許多， 自己動(dòng)腦、動(dòng)手設(shè)計(jì)的能力也得到了較大提高。在這次課程設(shè)計(jì)的過(guò)程中，我對(duì) VHDL 語(yǔ)言有了更深的認(rèn)識(shí)。通過(guò)查閱相關(guān)資料和動(dòng)手設(shè)計(jì)我發(fā)現(xiàn)我以前對(duì) VHDL 語(yǔ)言的認(rèn)識(shí)太過(guò)膚淺，認(rèn)為 VHDL 語(yǔ)言只能用于設(shè)計(jì)小型的電路系統(tǒng)。但有了更深刻的認(rèn)識(shí)之后我發(fā)現(xiàn)學(xué)好 VHDL 語(yǔ)言可以設(shè)計(jì)出大規(guī)模的、功能復(fù)雜的電路系統(tǒng)。以前之所以會(huì)有錯(cuò)誤的認(rèn)識(shí)是因?yàn)樽约簩?duì) VHDL 語(yǔ)言的了解和掌握還不夠?，F(xiàn)在仔細(xì)想想，這次課程設(shè)計(jì)使得我對(duì) VHDL 

12、;語(yǔ)言的理解與應(yīng)用能力得到了較大的提升，也讓我認(rèn)識(shí)到只要深入學(xué)習(xí)，提升的空間永遠(yuǎn)是存在的。在設(shè)計(jì)的過(guò)程中我遇到了一些問(wèn)題，通過(guò)查閱書(shū)本我發(fā)現(xiàn)了產(chǎn)生錯(cuò)誤的原因并解決了問(wèn)題完成了設(shè)計(jì)。經(jīng)過(guò)反思我發(fā)現(xiàn)較大一部分錯(cuò)誤是因?yàn)椴僮鞯牟皇炀氃斐傻?，這也讓我明白了要保持設(shè)計(jì)的高效率必須經(jīng)常練習(xí)。另一方面我也發(fā)現(xiàn)了動(dòng)手實(shí)踐的重要性。動(dòng)手實(shí)踐是理論知識(shí)得以靈活運(yùn)用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計(jì)工作的技術(shù)保證。只有遇到實(shí)際問(wèn)題并根據(jù)自己對(duì)課堂上獲得的專(zhuān)業(yè)知識(shí)的理解來(lái)解決才能真正的提高自己的能力。這也提醒我在平時(shí)的學(xué)習(xí)生活中不能一味埋頭于課本知識(shí)，當(dāng)今社會(huì)競(jìng)爭(zhēng)越來(lái)越激烈，社會(huì)對(duì)人才的要求越來(lái)越全面，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，必須靠實(shí)踐作支撐。雖然此次設(shè)計(jì)完成了，但是我意識(shí)到，我對(duì)FPGA 技術(shù)僅僅只是停留在入門(mén)的階段，想要有更大的發(fā)展，更深入的研究，還需要更多的努力與實(shí)踐。因此在學(xué)習(xí)之余我們應(yīng)該積極參加各種與專(zhuān)業(yè)知識(shí)有關(guān)的實(shí)踐活動(dòng)和競(jìng)賽，鞏固所學(xué)的理論知識(shí)，多注重培養(yǎng)實(shí)際動(dòng)手能力和專(zhuān)業(yè)技術(shù)能力，這樣才能在以后的