Verilog LED數(shù)碼管驅(qū)動(dòng)電路設(shè)計(jì)

1、9實(shí)訓(xùn)6：LED數(shù)碼管驅(qū)動(dòng)電路設(shè)計(jì)與實(shí)現(xiàn)項(xiàng)目編號(hào)Item No.06項(xiàng)目名稱ItemLED數(shù)碼管驅(qū)動(dòng)電路設(shè)計(jì)訓(xùn)練對(duì)象Class微電子技術(shù)專業(yè)學(xué)時(shí)Time4課程名稱Course可編程邏輯器件應(yīng)用教材TextbookCPLD/FPGA應(yīng)用技術(shù)目 的Objective1.熟練使用Quartus II，掌握整個(gè)CPLD/FPGA開(kāi)發(fā)流程；2.掌握LED數(shù)碼管靜態(tài)顯示的Verilog HDL設(shè)計(jì)方法；3掌握LED數(shù)碼管動(dòng)態(tài)顯示的Verilog HDL設(shè)計(jì)方法實(shí)訓(xùn)2 LED數(shù)碼管驅(qū)動(dòng)電路設(shè)計(jì)與實(shí)現(xiàn)一、實(shí)訓(xùn)設(shè)備、工具與要求1實(shí)訓(xùn)設(shè)備、工具PC電腦、FPGA開(kāi)發(fā)系統(tǒng)、Quartus II應(yīng)用軟件。 2實(shí)訓(xùn)要求

2、 每位學(xué)生獨(dú)立完成項(xiàng)目的制作并撰寫(xiě)實(shí)訓(xùn)報(bào)告； 項(xiàng)目制作完成后由制作者按“驗(yàn)收標(biāo)準(zhǔn)”測(cè)試功能與參數(shù)，指導(dǎo)教師驗(yàn)收并登記成績(jī)； 項(xiàng)目經(jīng)指導(dǎo)教師驗(yàn)收后，由學(xué)生將全部實(shí)驗(yàn)設(shè)備整理后交指導(dǎo)教師驗(yàn)收并登記； 實(shí)訓(xùn)結(jié)束后1周內(nèi)交實(shí)訓(xùn)報(bào)告。二、實(shí)訓(xùn)涉及的基本知識(shí)1.請(qǐng)畫(huà)出七段LED數(shù)碼管顯示電路的輸入輸出結(jié)構(gòu)七段LED數(shù)碼管顯示電路in0in1in2in3abcdefgabcdefgdp2.列表描述共陰七段數(shù)碼顯示電路的輸入輸出關(guān)系和顯示結(jié)果？ 七段數(shù)碼管顯示電路輸入七段數(shù)碼管顯示電路輸出LED顯示字形in3 in2 in1 in0gfedcba00000111111000010000110100101011

3、0112001110011113010011001104010111011015011011111006011100001117100011111118100111001119三、實(shí)訓(xùn)綜合電路（七段譯碼器電路框圖）動(dòng)態(tài)顯示電路框圖：模10計(jì)數(shù)單個(gè)數(shù)碼管顯示電路框圖：四、實(shí)訓(xùn)步驟1. 閱讀Altera CyclongII 開(kāi)發(fā)系統(tǒng)用戶手冊(cè)，畫(huà)出七段數(shù)碼管的電路圖和連接引腳。信號(hào)clkrstled6led5led4led3led2led1led0scan3scan2scan1scan0引腳89907374758385868797100102104值8687737475153818283969810

4、01022.設(shè)計(jì)應(yīng)用工程，將十進(jìn)制的0-9的BCD碼轉(zhuǎn)換成七段數(shù)碼管的顯示碼（組合邏輯電路）七段LED數(shù)碼管顯示電路的Verilog代碼：module qiduan_0(cnt,led);input3:0cnt;output6:0led;reg6:0led;always(cnt)begincase(cnt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'

5、b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111;default:led=7'b0111111;endcaseendendmodule七段LED數(shù)碼管顯示電路仿真波形圖：3. 設(shè)計(jì)應(yīng)用工程，四個(gè)數(shù)碼管依次靜態(tài)顯示“1”、“2”、“3”、“4”； module led_1(a,led);input1:0a;outp

6、ut10:0led;reg10:0led;always(a)beginif(a=2'b00)led<=11'b00010000110;else if(a=2'b01)led<=11'b00101011011;else if(a=2'b10)led<=11'b01001001111;elseled<=11'b10001100110;endendmodule4. 設(shè)計(jì)應(yīng)用工程，單個(gè)數(shù)碼管完成從模10計(jì)數(shù)功能；分頻器：module fenpin25(clk,rst,clk_1hz);inputclk;inputrst;o

7、utputclk_1hz;regclk_1hz;reg23:0cnt;always(posedge clk or posedge rst)beginif(rst=1'b1)cnt<=24'd0;else if(cnt=13107119)begincnt<=24'd0;clk_1hz<=clk_1hz;endelsecnt<=cnt+1;endendmodule十進(jìn)制計(jì)數(shù)器：module cnt10(rst,clk,cnt);inputrst,clk;output3:0cnt;reg3:0cnt;always(posedgeclk)beginif(

8、rst=1'b0)cnt<=4'b000;else if(cnt=4'd9)cnt<=4'b000;elsecnt<=cnt+1;endendmodule十進(jìn)制計(jì)數(shù)器仿真波形圖：LED譯碼器：module qiduan(cnt,led,scan);input3:0cnt;output6:0led;output3:0scan;reg6:0led;wire3:0scan;assign scan=4'b0001;always(cnt)begincase(cnt)4'b0001:led=7'b0000110;4'b001

9、0:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111;default:led=7'b0111111;endc

10、aseendendmoduleLED譯碼器仿真波形圖：頂層電路Verilog HDL代碼：module cnt10led(rst,clk,led,scan);inputrst;inputclk;output6:0led;output3:0scan;wire3:0cnt;wire6:0led;wire3:0scan;fenpin25u0(.clk(clk),.rst(rst),.clk_1hz(clk_1hz);cnt10u1(.clk(clk_1hz),.rst(rst),.cnt(cnt);qiduanu2(.cnt(cnt),.led(led),.scan(scan);endmodule框

11、圖：5. 設(shè)計(jì)應(yīng)用工程，LED數(shù)碼管動(dòng)態(tài)顯示“1，2，3，4”，完成Verilog HDL設(shè)計(jì)；分頻器：module div24(clk,rst,sclk);inputrst;inputclk;outputsclk;wiresclk;reg23:0cnt;always(posedge clk)beginif(rst=1'b0)cnt<=24'd0;elsecnt<=cnt+1;endassign sclk=cnt23;endmodule二位計(jì)數(shù)器：module cnt2(sclk,rst,cnt);inputsclk;inputrst;output1:0cnt;re

12、g1:0cnt;always(posedge sclk)beginif (rst=1'b0)cnt<=2'b00;elsecnt<=cnt+1;endendmodule二位計(jì)數(shù)器仿真波形圖：LED譯碼器：module ledyima(cnt,led);input1:0cnt;output10:0led;reg10:0led;always(cnt)begincase(cnt)2'b00:led=11'b00010000110;2'b01:led=11'b00101011011;2'b10:led=11'b01001001111;2'b11:led=11'b10001100110;endcaseendendmoduleLED譯碼器仿真波形圖：頂層電路Verilog HDL代碼：module led_0(clk,rst,led);inputclk;inputrs