基于VHDL語(yǔ)言的定時(shí)時(shí)基校正電路設(shè)計(jì)

1、基于VHDL語(yǔ)言的定時(shí)時(shí)基校正電路設(shè)計(jì)         摘要：介紹了一種用于校正定時(shí)電路時(shí)基信號(hào)的方法，基于VHDL硬件描述語(yǔ)言來(lái)設(shè)計(jì)與實(shí)現(xiàn)，并給出了主要VHDL原代碼和仿真波形圖。         關(guān)鍵詞：定時(shí)；時(shí)鐘校正；VHDL；加法器         在定時(shí)電路中，合適而準(zhǔn)確的時(shí)鐘脈沖基準(zhǔn)信號(hào)極其重要，一般用晶振作為基準(zhǔn)信號(hào)。但晶體產(chǎn)品因制造

2、的不一致性，或者惡劣的環(huán)境干擾(如高溫高壓等)，會(huì)帶來(lái)晶振時(shí)基有別，如果電路設(shè)計(jì)中沒有加以考慮，同類電路產(chǎn)品之間也就會(huì)帶來(lái)定時(shí)的誤差。用簡(jiǎn)單計(jì)數(shù)器分頻法可以解決這個(gè)問(wèn)題，但是，簡(jiǎn)單分頻器是整數(shù)分頻，定時(shí)時(shí)間越長(zhǎng)，累計(jì)誤差越大。若用分?jǐn)?shù)分頻器，由于計(jì)算近似值不易處理，也會(huì)帶來(lái)較大的累計(jì)誤差。對(duì)于一些精度要求高的場(chǎng)合，尤為明顯。本文就此給出了一種較合理的解決方法：在時(shí)域，對(duì)時(shí)鐘周期差給予累計(jì)，進(jìn)而校正計(jì)時(shí)時(shí)鐘。        1基本原理       

3、 在所需定時(shí)的時(shí)間間隔里，對(duì)實(shí)際時(shí)鐘周期與標(biāo)準(zhǔn)時(shí)鐘周期之差進(jìn)行累積，累積到一個(gè)周期，對(duì)計(jì)時(shí)時(shí)鐘修改一次，這樣，不斷累積，不斷修改，從而將實(shí)際時(shí)基信號(hào)(慢或快)校正為一個(gè)標(biāo)準(zhǔn)時(shí)基信號(hào)。為此，首先采用同步加法器，對(duì)周期差進(jìn)行累計(jì)，其進(jìn)位輸出可以表明累計(jì)值達(dá)到一個(gè)周期；其次，通過(guò)采集進(jìn)位端輸出，并區(qū)分開實(shí)際比標(biāo)準(zhǔn)時(shí)鐘慢或快，從而產(chǎn)生插入脈沖或扣除脈沖；最后，將產(chǎn)生的插入脈沖和扣除脈沖與實(shí)際時(shí)鐘脈沖相疊加后變成標(biāo)準(zhǔn)時(shí)鐘脈沖信號(hào)，作為定時(shí)電路的時(shí)基信號(hào)，這樣，就解決了時(shí)鐘校正問(wèn)題。        本設(shè)計(jì)的核心是加法

4、器與脈沖產(chǎn)生時(shí)序：        1)加法器加法器位數(shù)(二進(jìn)制)決定了校正的精度，位數(shù)越高，精度越高。加法器原理圖如圖1所示，圖中cy是加法器的進(jìn)位輸出端，cktime為實(shí)際時(shí)鐘或待校時(shí)鐘。                設(shè)加法器位數(shù)14位，標(biāo)準(zhǔn)時(shí)鐘周期為Ts，待校時(shí)鐘cktime周期為Tx。則周期差：TxTs，由比例因子關(guān)系可得：  &

5、#160;     加法器一個(gè)加數(shù)：A(TxTs)/Tx×214另一個(gè)加數(shù)：B是加法器的和數(shù)        例如：Tx5142s，Ts20s則A10 011                若定時(shí)1 s，則最大可能累計(jì)誤差為一個(gè)周期加上由于計(jì)算誤差引起的累計(jì)誤差之和：   

6、;     可見累計(jì)誤差是較小的。        2)脈沖產(chǎn)生時(shí)序?yàn)榱水a(chǎn)生正確時(shí)序，首先將實(shí)際時(shí)鐘ck經(jīng)4分頻之后，生成一個(gè)cktime的脈沖信號(hào)，作為實(shí)際時(shí)鐘對(duì)待；生成一個(gè)脈沖信號(hào)ckinc和ckdec，以產(chǎn)生插入脈沖inco和扣除脈沖deco，如圖2所示。                2VHDL語(yǔ)言代碼

7、的設(shè)計(jì)        VHDL硬件描述語(yǔ)言是IEEE國(guó)際工業(yè)標(biāo)準(zhǔn)，具有描述能力強(qiáng)、可以與工藝無(wú)關(guān)、易于共享與復(fù)用等特點(diǎn)。多VHDL語(yǔ)言以及MAXPLUS平臺(tái)的。根據(jù)以上原理設(shè)計(jì)VHDL代碼，總體分為3個(gè)功能模塊：加法器模塊、時(shí)鐘校正模塊以及定時(shí)模塊。        1)加法器模塊(add14)直接引用MAXPLUS的參數(shù)化設(shè)計(jì)庫(kù)PLM內(nèi)容。        2

8、)時(shí)鐘校正模塊(updatck)代碼中clra和icdc為全局清零信號(hào)和被校時(shí)鐘快慢標(biāo)志，iddc為1表示Tx比Ts慢，則插入脈沖inc端有輸出；反之，扣除脈沖dec端有輸出。inc，dec即為圖2的inco，deco。主要代碼如下(省去了加法器的元件例化及IEEE庫(kù)說(shuō)明等)：                3)定時(shí)模塊主要是將updatck模塊的輸出時(shí)鐘校正信號(hào)inc和dec被校時(shí)鐘信號(hào)timpck作為輸入，在使能en信號(hào)有效時(shí)，并行

9、置入定時(shí)初始值datain之后，定時(shí)開始，當(dāng)定時(shí)到，輸出一個(gè)具有一定脈寬的tmover信號(hào)。仿真波形如圖2所示。為了簡(jiǎn)便起見，仿真的Grid size設(shè)為25s，定時(shí)位數(shù)是8位二進(jìn)制，用計(jì)數(shù)器count表示。當(dāng)count255時(shí)，表示定時(shí)到，tmover“1”。另外，時(shí)鐘快慢標(biāo)志icdc為“1”時(shí)表示被校時(shí)鐘慢于標(biāo)準(zhǔn)時(shí)鐘，datainFAH；當(dāng)icdc為0，被校時(shí)鐘快于標(biāo)準(zhǔn)時(shí)鐘，置入datainFCH。VHDL主要原代碼如下：        3結(jié)語(yǔ)        本設(shè)計(jì)的主要部分時(shí)鐘校正不僅可以用在定時(shí)電路中，也可以作為分?jǐn)?shù)分頻器用于其他電路中。其主要優(yōu)點(diǎn)是電路簡(jiǎn)單、使用資源少、精度控制靈活等。        參考文獻(xiàn)