數字集成電路設計-筆記歸納

1、精選優(yōu)質文檔-傾情為你奉上第三章、器件一、超深亞微米工藝條件下MOS管主要二階效應：1、速度飽和效應：主要出現在短溝道NMOS管，PMOS速度飽和效應不顯著。主要原因是太大。在溝道電場強度不高時載流子速度正比于電場強度（），即載流子遷移率是常數。但在電場強度很高時載流子的速度將由于散射效應而趨于飽和，不再隨電場強度的增加而線性增加。此時近似表達式為：（），（），出現飽和速度時的漏源電壓是一個常數。線性區(qū)的電流公式不變，但一旦達到，電流即可飽和，此時與成線性關系（不再是低壓時的平方關系）。2、Latch-up效應：由于單阱工藝的NPNP結構，可能會出現VDD到VSS的短路大電流。正反饋機制：PN

2、P微正向導通，射集電流反饋入NPN的基極，電流放大后又反饋到PNP的基極，再次放大加劇導通?？朔姆椒ǎ?、減少阱/襯底的寄生電阻，從而減少饋入基極的電流，于是削弱了正反饋。2、保護環(huán)。3、短溝道效應：在溝道較長時，溝道耗盡區(qū)主要來自MOS場效應，而當溝道較短時，漏襯結（反偏）、源襯結的耗盡區(qū)將不可忽略，即柵下的一部分區(qū)域已被耗盡，只需要一個較小的閾值電壓就足以引起強反型。所以短溝時VT隨L的減小而減小。此外，提高漏源電壓可以得到類似的效應，短溝時VT隨VDS增加而減小，因為這增加了反偏漏襯結耗盡區(qū)的寬度。這一效應被稱為漏端感應源端勢壘降低。4、漏端感應源端勢壘降低（DIBL）：VDS增加會使

3、源端勢壘下降，溝道長度縮短會使源端勢壘下降。VDS很大時反偏漏襯結擊穿，漏源穿通，將不受柵壓控制。5、亞閾值效應（弱反型導通）：當電壓低于閾值電壓時MOS管已部分導通。不存在導電溝道時源（n+）體（p）漏（n+）三端實際上形成了一個寄生的雙極性晶體管。一般希望該效應越小越好，尤其在依靠電荷在電容上存儲的動態(tài)電路，因為其工作會受亞閾值漏電的嚴重影響。絕緣體上硅（SOI）6、溝長調制：長溝器件：溝道夾斷飽和；短溝器件：載流子速度飽和。7、熱載流子效應：由于器件發(fā)展過程中，電壓降低的幅度不及器件尺寸，導致電場強度提高，使得電子速度增加。漏端強電場一方面引起高能熱電子與晶格碰撞產生電子空穴對，從而形成

4、襯底電流，另一方面使電子隧穿到柵氧中，形成柵電流并改變閾值電壓。影響：1、使器件參數變差，引起長期的可靠性問題，可能導致器件失效。2、襯底電流會引入噪聲、Latch-up、和動態(tài)節(jié)點漏電。解決：LDD（輕摻雜漏）：在漏源區(qū)和溝道間加一段電阻率較高的輕摻雜n-區(qū)。缺點是使器件跨導和IDS減小。8、體效應：襯底偏置體效應、襯底電流感應體效應（襯底電流在襯底電阻上的壓降造成襯偏電壓）。二、MOSFET器件模型1、目的、意義：減少設計時間和制造成本。2、要求：精確；有物理基礎；可擴展性，能預測不同尺寸器件性能；高效率性，減少迭代次數和模擬時間3、結構電阻：溝道等效電阻、寄生電阻4、結構電容：三、特征尺

5、寸縮小目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、方式：1、恒場律（全比例縮?。?，理想模型，尺寸和電壓按統(tǒng)一比例縮小。優(yōu)點：提高了集成密度未改善：功率密度。問題：1、電流密度增加；2、VTH小使得抗干擾能力差；3、電源電壓標準改變帶來不便；4、漏源耗盡層寬度不按比例縮小。2、恒壓律，目前最普遍，僅尺寸縮小，電壓保持不變。優(yōu)點：1、電源電壓不變；2、提高了集成密度問題：1、電流密度、功率密度極大增加；2、功耗增加；3、溝道電場增加，將產生熱載流子效應、速度飽和效應等負面效應；4、襯底濃度的增加使PN結寄生電容增加，速度下降。3、一般化縮小，對今天最實用，尺寸和電壓按不同比例縮小

6、。限制因素：長期使用的可靠性、載流子的極限速度、功耗。第四章、導線及互連一、確定并量化互連參數1、互連寄生參數（寄生R、L、C）對電路特性的影響主要表現在三個方面：性能下降，傳播延時增加；功耗增加，影響能耗和功率的分布；引起額外的噪聲來源，影響電路可靠性。2、寄生參數簡化條件（寄生電阻、寄生電感、寄生電容（對地電容，線間電容）：若導線電阻大，可以不考慮電感，只考慮電阻電容；若導線電阻小且短，可以只考慮電容；若導線電阻小且長，則需考慮電感電容；若導線平均間距很大，可以不考慮線間電容。3、互連電阻：縱向參數t、由工藝決定，橫向參數l、w由版圖決定?；ミB電阻越小，允許通過互連線的電流越大，互連延遲越

7、小。薄層電阻與版圖尺寸無關，則=（n為薄層電阻方塊數）：接觸電阻：互連與硅及多晶之間的接觸（有源接觸孔）、不同互連層之間的接觸（通孔）減低接觸電阻的途徑：增大接觸孔（效果不明顯）；增多接觸孔；信號線盡量保持在同一層。0.25umCMOS工藝接觸電阻典型值：有源接觸孔520，通孔15。趨膚效應：在非常高頻率下，電流主要在導體表面流動，其電流密度隨進入導體深度而指數下降。趨膚深度：電流下降到額定值的1/e時所處的深度。臨界頻率：趨膚深度達到導體最大尺寸（w或t）的1/2時的頻率。4、互連電容：導線對襯底的電容：是電路負載電容的一部分。不考慮邊緣效應時C=（若w>>t），是絕緣介質（氧化

8、層）的介電常數，是氧化層厚度。導線間的電容：5、互連電感：何時考慮：很長的互連線；極高的頻率>1GHz；低電阻率互連材料如Cu。對電路性能影響：振蕩和過沖效應；導線間電感耦合；V=Ldi/dt引起的開關噪聲；阻抗失配引起的信號反射。電感值估算：一條導線（每單位長度）的電容c和電感l(wèi)存在關系式（成立的條件是該導線必須完全被均勻的絕緣介質所包圍，但不滿足時也可使用來求近似值）。二、互連線延時模型1、分布模型：電阻和電容沿線長連續(xù)分布，是實際情形，但需要解偏微分方程。2、集總模型：以總電阻和總對地電容等效。適用于導線較短且頻率不十分高的情況，只需解常微分方程。對長互連線是一個保守和不精確的模型

9、。為解決集總模型對于長互連線不精確，采取分段集總（分段數越多越精確，但模型越復雜，模擬所需時間越長）。引入：3、RC樹、Elmore延時公式：RC樹：該電路只有一個輸入節(jié)點，所有電容都在某個節(jié)點和地之間，不包含任何電阻回路（使其成為樹結構）。Elmore延時公式：節(jié)點i處延時為，表示路徑電阻，表示共享路徑電阻，代表從輸入節(jié)點s到節(jié)點i和節(jié)點k這兩條路徑共享的電阻，代表這個節(jié)點的電容。4、N級RC鏈：RC樹的無分支的特殊情形?？梢允褂肗級等分RC鏈來近似一條均勻分布電阻-電容線：，導線長L，單位長度電阻、電容為r、c。R（=rL）是導線集總電阻，C（=cL）是集總電容。當N很大時模型趨于分布式r

10、c線：，從而有：一條導線的延時與其長度的平方成正比，分布rc線的延時是集總RC模型預測的延時的一半，即集總模型代表保守估計。5、互連延時的優(yōu)化：采用低電阻率互連導體，降低R：采用Cu替換Al。采用低介電常數的互連介質，降低C：將減少延時、功耗和串擾。采用過渡金屬硅化物，降低多晶接觸電阻。增加互連層數量，有助于減少導線長度。分層優(yōu)化。地址線對策。優(yōu)化走線方式，45°布線。插入中繼器。降低電壓擺幅，既縮小了延時又減小了動態(tài)功耗。三、傳輸線模型當開關速度足夠快，互連線的電阻足夠小時，導線的電感將不可忽略，因而必須考慮傳輸線效應。一條導線的分布rlc模型稱為傳輸線模型。1、有損傳輸線：考慮r

11、、l、c，適用于Al基芯片。2、無損傳輸線：考慮l、c，適用于Cu基芯片。單位長度的傳輸延時。信號反射與終端阻抗：終端阻抗決定了當波到達導線末端時有多少比例被反射。反射系數：（R為終端阻抗，為線的特征阻抗）不同終端時傳輸線特性：3、抑制傳輸線效應：阻抗匹配，在導線源端串聯(lián)匹配電阻或者在導線末端并聯(lián)匹配電阻。四、串擾1、來源：當兩條互連線間距很小時，一條線上的脈沖電壓通過寄生電容耦合在另外一條線上引起寄生信號。2、串擾的大小取決于線間耦合電容的大小和線間電壓差隨時間的變化速率。線間距越小，耦合電容越大，串擾越嚴重。層間串擾：平板電容。重疊面積越大，電容越大。為了使重疊面積盡可能小，版圖設計時應使

12、相鄰兩層連線在交叉時相互垂直。3、抑制串擾的途徑：盡量避免節(jié)點浮空。對串擾敏感的節(jié)點（低擺幅、浮空）應盡量遠離全擺幅信號線。相鄰（同層、異層）導線盡量不要平行，鄰層盡量垂直走線，平行走線盡量遠離。在兩條信號線間加一條接地或者接VDD的屏蔽線，使線間電容成為接地電容，但會增加電容負載。時序允許前提下，盡可能加大信號上升下降時間，但會使開關功耗加大。第五章、反相器一、基本特性1、無比邏輯，邏輯電平與器件的相對尺寸無關，所以晶體管可以采用最小尺寸。2、極高輸入阻抗。設計良好的反相器具有低輸出阻抗，從而對噪聲和干擾不敏感。3、穩(wěn)態(tài)工作情況下，VDD和GND之間沒有直接通路，即沒有電流存在（靜態(tài)電路），

13、此時輸入和輸出保持不變，且沒有任何靜態(tài)功耗。二、直流電壓轉移特性VTC（輸出與輸入電平間的關系）1、閾值電壓：NMOS、PMOS均在飽和區(qū)，由電流相等（使用飽和區(qū)電流公式）求解。短溝器件或高電源電壓：使用速度飽和時電流公式長溝器件或低電源電壓：使用飽和區(qū)電流公式（平方律）對稱的CMOS反相器：，此時2、噪聲容限定義：、是時反相器的工作點。，。若CMOS反相器對稱（即，）：對VTC采取線性近似。由兩個管子均處于飽和區(qū)（或者速度飽和），由電流相等，對Vin求導并令求解，則，。若CMOS反相器不對稱：由PMOS在線性區(qū)，NMOS在飽和區(qū)，由電流相等，對Vin求導并令，此方程和電流相等方程聯(lián)立解出Vi

14、n即為。再使PMOS飽和，NMOS線性重復上面步驟求。最大噪聲容限：min，3、反相器鏈的再生特性邏輯門具有再生特性的條件：合法區(qū)的增益小于1，過渡區(qū)增益大于1。三、瞬態(tài)特性1、負載電容三部分：當前級MOS管漏襯電容，下級MOS管的柵電容，互連線的寄生電容。2、上升下降時間3、傳輸延遲時間計算tp測量方法：環(huán)形振蕩器測量法（N為奇數）一個周期時間內，正好N個低至高翻轉響應時間，N個高至低翻轉響應時間。計算公式：4、提高反相器速度對于固定的大負載電容可以通過增加器件尺寸提高速度。對于小負載，不會明顯增加。5、低功耗電路優(yōu)化：功耗來源：動態(tài)功耗，輸出節(jié)點電容充放電；處于2、3、4區(qū)時的VDD和GN

15、D短路電流引起的功耗；漏電引起的功耗，截止管的亞閾值漏電，MOS管反偏漏結的反向漏電流。優(yōu)化：降低電源電壓；降低開關活動率。四、反相器的設計1、要求：功能、可靠性、功耗、面積、速度。2、設計第六章、組合邏輯電路一、靜態(tài)電路：任意時刻每個門的輸出通過一個低阻路徑連接到VDD或者VSS上，且輸出值總是由該電路所實現的布爾函數決定。1、靜態(tài)互補CMOS：由PUN和PDN組成（PUN和PDN是互補邏輯）。穩(wěn)定狀態(tài)時兩個網絡中有且僅有一個導通，單級輸出是反向的。閾值降落：NMOS做下拉時傳強0，做上拉時傳弱1（因為負載電容充電的過程中s端電勢升高，當s充電到Vdd-Vth時MOS管截止，而不能充電到Vd

16、d）。同理，PMOS做上拉時傳強1，做下拉時傳弱0。晶體管尺寸規(guī)劃：寬長比P是N的兩倍，串聯(lián)加倍，并聯(lián)保持。優(yōu)點無比邏輯，電平幅度與器件尺寸無關。穩(wěn)態(tài)時總有對VDD或VSS的低阻路徑，輸出電阻低極高的輸入阻抗?jié)M電源幅度開關，VOH=VDD，VOL=VSS。魯棒性好，噪聲容限大。電源與地之間無直接通路，無靜態(tài)功耗傳播延時與負載電容和晶體管電阻有關，改變尺寸可使得上升下降時間接近。大扇入時的設計技巧傳輸延時隨扇入迅速惡化，與扇入成平方關系，因為電阻電容同時增加。傳輸延時隨扇出的關系是每一個附加的扇出在CL上增加了兩個柵電容?？梢圆扇。涸谪撦d以扇出為主時加大晶體管尺寸逐級加大晶體管尺寸，使最靠近輸出

17、端的晶體管尺寸最小重新安排輸入，使關鍵信號晶體管靠近輸出端（最后到達的輸入信號為這個門的關鍵信號，決定最終速度）。重組邏輯結構，在不改變邏輯的情況下減小扇入，如用三個兩輸入替代四輸入。減小電壓擺幅，同時降低了延時和功耗，但下一級門會變慢。插入緩沖器將大的扇入扇出隔離。（大扇入時小扇出，小扇入時大扇出）組合邏輯鏈的性能優(yōu)化邏輯努力：表示一個門與一個反相器提供相同的輸出電流時它所表現出來的輸入電容比反相器大多少。這個大的倍數稱為邏輯努力。-2、有比邏輯（偽NMOS邏輯、DCVSL邏輯）由實現邏輯功能的NMOS下拉網絡和簡單負載組成。以降低穩(wěn)定性和付出額外功耗為代價減小晶體管數目。原理：PDN關斷，

18、上拉負載起作用，VOH=VDDPDN導通，上拉負載和PDN分壓，比例邏輯。這將降低噪聲容限，并且引入靜態(tài)功耗。偽NMOS邏輯：PUN使用柵極接地的PMOS負載稱為偽NMOS邏輯，具有較小的面積和驅動負載。kn/kp的比例影響VTC形狀和反相器VOL的值。計算偽NMOS靜態(tài)傳輸特性：為求VOL，由Vin=Vdd時電流相等，NMOS線性，PMOS飽和（因為輸出已接近0），Vout=VOL。偽NMOS設計：驅動管和負載管的尺寸應有一合適比例。為了減小靜態(tài)功耗，驅動電流IL應盡可能小為了得到合理的NML，VOL=IL×R（PDN）應當小。為了減小tPLH，IL應當大為了減小tPHL，R（PD

19、N）應當小。條件1和條件3矛盾，所以速度快意味著較多的靜態(tài)功耗和較小的噪聲容量。低電平輸出時偽NMOS邏輯的靜態(tài)功耗P=VDD×IL（IL為PMOS飽和電流）DCVSL邏輯（差分串聯(lián)電壓開關邏輯）互補NMOS下拉，交叉連接PMOS上拉。每個輸入以互補形式，同時自身也產生互補輸出。原理：設初始時out=1，=0，則M1開，M2關。當PDN1開，PDN2關，首先out被下拉，使得M2開，進而被上拉，從而M1關。穩(wěn)定狀態(tài)，任何一邊的PDN和相應的PMOS負載不會同時導通，反饋機制保證在不需要負載時將其關閉，但是這一電路仍然是有比的。特點：同時要求正反輸入，面積大，但在要求互補輸出或者兩個P

20、DN能夠共享時比較有利。比通常的CMOS邏輯慢，因為反饋作用有滯后現象。完全消除靜態(tài)電流，無靜態(tài)功耗，但有較大的翻轉過渡電流（翻轉器件PMOS和PDN會同時導通一段時間，產生一條短路路徑），動態(tài)功耗大。共享PDN的例子：XOR-XNOR門，節(jié)省了2個管子。3、傳輸管邏輯傳輸管：與前兩種邏輯輸入只驅動柵極不同，傳輸管允許輸入驅動柵極和漏極來減少實現邏輯所需要的晶體管個數。閾值損失：NMOS傳弱1，強0；PMOS傳弱0，強1。因為要在管子導通時保證不進入截止區(qū)，Vsn<Vg-Vt=Vdd-Vt，Vsp>Vg+Vt=Vt。傳輸管的輸出不能做后級傳輸管的柵，避免多次閾值損失。CMOS傳輸門

21、：NMOS、PMOS漏源接在一起，柵極接反相控制電壓。為了保證導電溝道和襯底的隔離，NMOS襯底必須接地，PMOS襯底必須接VDD。為了獲得較快傳輸速度，要求ID較大，即需要增大寬長比。特點：NMOS傳輸低電平好，PMOS傳輸高電平好，CMOS傳輸門使用NMOS、PMOS互補性能獲得了比單個傳輸管更好的性能，更接近理想開關。傳輸管邏輯：一個輸入做開關控制。開關網絡+緩沖器，結構簡單，速度快。并且理想開關具有低導通電阻和低寄生電容。但有閾值損失，且會引起下一級靜態(tài)功耗。例：F=AB，out=。開關提供B=0時的低阻通路，保證這是靜態(tài)電路。因為B=0時F=0，所以下面通路選用NMOS。但上方通路無

22、論使用NMOS還是PMOS都會有閾值損失。互補傳輸管邏輯（CPL）：互補數據輸入。由于每個信號的兩種極性都存在，免去多余反相器。傳輸管邏輯閾值損失的解決方法：電平恢復晶體管優(yōu)點：使用所有電平不是在VDD就是在GND，因而消除了靜態(tài)功耗缺點：在NMOS下拉X時電路變?yōu)橛斜冗壿?，因為恢復管試圖上拉X。并且增加了X節(jié)點電容，減慢了這個門的速度。改用傳輸門邏輯：將有閾值損失的管子替換為傳輸門。傳輸門邏輯（TG）：設計思路類似傳輸管邏輯，但使用傳輸門替換出現閾值損失的傳輸管。常見電路：多路開關異或門（B=1時反相器工作，B=0時傳輸門導通）傳輸門、傳輸管邏輯小結傳輸管優(yōu)點：寄生電容小，速度快缺點：閾值損

23、失，噪聲容限差，會引起下一級靜態(tài)功耗，導通電阻隨電壓改變。傳輸門優(yōu)點：無閾值損失，導通電阻不變缺點：必須提供正反信號，版圖設計復雜度大，電容大。設計時都要遵循“低阻”原則，任何時候輸出都通過低阻路徑連到VDD或GND。電平恢復電路：可以克服傳輸管閾值損失，可以消除靜態(tài)功耗。在NMOS下拉（或PMOS上拉）時屬于有比電路，要考慮尺寸。增加了內部節(jié)點電容，降低了門速度?；謴途w管的導通會加速NMOS上拉（或PMOS下拉），減小了輸出的下降（或上升時間）。二、動態(tài)電路：將信號值暫存在高阻抗電路節(jié)點的電容上。1、預充電-求值動態(tài)CMOS電路：類似偽NMOS電路，使用一個邏輯塊實現邏輯功能，把另一個邏輯塊用單個MOS管替代。不同的是負載管不是常開的，而是受時鐘信號控制，且邏輯塊也加入了時鐘控制，是無比電路。一旦動態(tài)門的輸出被放電，它直到下一次預充電前都不會再回到高電平。2、動態(tài)門特點：優(yōu)點：晶體管數目少全擺幅輸出（VOH=VDD，VOL=GND）無比邏輯寄生電容小，且PDN的電流都用來給CL放電，所以開關速度快總功耗比靜態(tài)互補CMOS高（較高的翻轉概率