萬(wàn)年歷課程設(shè)計(jì)報(bào)告

1、EDA技術(shù)及其應(yīng)用實(shí) 訓(xùn) 報(bào) 告 班 級(jí) 姓 名 學(xué) 號(hào) 指導(dǎo)教師 目 錄一 設(shè)計(jì)要求21.0 設(shè)計(jì)目的及意義21.1 設(shè)計(jì)要求2二 設(shè)計(jì)流程：22.0 原理框圖22.1 VHDL設(shè)計(jì)思路3三 VHDL程序33.0 天計(jì)數(shù)模塊63.1 月計(jì)數(shù)模塊73.2 年計(jì)數(shù)模塊93.3 調(diào)時(shí)控制模塊113.4 譯碼模塊12 3.5 掃描模塊.12四 心得體會(huì)144.014五 附錄.155.0 頂層文件151、 設(shè)計(jì)目的及意義1.0 設(shè)計(jì)目的及意義 在掌握EDA理論知識(shí)的基礎(chǔ)上進(jìn)一步了解EDA開(kāi)發(fā)軟件QuartusII的使用，掌握VHDL編程的技巧及方法，學(xué)會(huì)并熟練掌握PC機(jī)與實(shí)驗(yàn)箱的連接下載及使用，進(jìn)一步

2、提高自己的動(dòng)手操作能力。1.1 設(shè)計(jì)要求 利用QuartusII編寫(xiě)程序在實(shí)驗(yàn)箱上實(shí)現(xiàn)萬(wàn)年歷的 年月日的顯示，要求能夠區(qū)分閏年與平年；年月日，時(shí)分秒可以自由調(diào)整并能隨意切換；能夠清楚地分辨出年月日，時(shí)分秒的顯示狀態(tài)。2、 設(shè)計(jì)流程2.0 原理框圖2.1 VHDL設(shè)計(jì)思路 編寫(xiě)年月日模塊，年模塊要有一個(gè)反饋端口控制月；月也要有一個(gè)反饋端口控制日；最后編寫(xiě)調(diào)時(shí)模塊和掃描模塊，以及譯碼模塊，可以用k1,k2調(diào)節(jié)年月，用對(duì)應(yīng)的LED等的亮滅來(lái)表示調(diào)節(jié)狀態(tài)。3、 VHDL程序3.0 天計(jì)數(shù)模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_lo

3、gic_unsigned.all; entity tian isport(clk:in std_logic;pan:in std_logic_vector(1 downto 0);T1:out std_logic_vector(6 downto 0); cout:out std_logic);end tian; architecture one of tian is signal q1:std_logic_vector(3 downto 0);signal q2:std_logic_vector(2 downto 0);signal ab:std_logic_vector(1 downto 0

4、);begin process(clk,pan) begin if clk'event and clk='1' then q1<=q1+1; if q1=9 then q1<="0000"q2<=q2+1; end if;case pan iswhen "00"=>if q2=3 and q1=1 then q2<="000" ;q1<="0001"cout<='1'else cout<='0' end if;w

5、hen "01"=>if q2=3 and q1=0 then q2<="000" ;q1<="0001"cout<='1'else cout<='0' end if;when "10"=>if q2=2 and q1=8 then q2<="000" ;q1<="0001"cout<='1'else cout<='0' end if;when &quo

6、t;11"=>if q2=2 and q1=9 then q2<="000" ;q1<="0001"cout<='1'else cout<='0' end if;when others=>null;end case;end if;end process;T1(3 downto 0)<=q1;T1(6 downto 4)<=q2;end one;3.1 月計(jì)數(shù)模塊library ieee;use ieee.std_logic_1164.all;use ieee.std

7、_logic_unsigned.all;entity yue isport(clk,run:in std_logic;cout:out std_logic;pan:out std_logic_vector(1 downto 0);Y1:out std_logic_vector(6 downto 0);end yue; architecture behav of yue issignal q1:std_logic_vector(3 downto 0);signal q2:std_logic_vector(2 downto 0);signal q3:std_logic_vector(6 downt

8、o 0);beginprocess(clk,run,q1,q2)beginif clk'event and clk='1' then q1<=q1+1; if q1=9 then q1<="0000" q2<=q2+1; end if; if q1=2 and q2=1 thenq1<="0001"q2<="000"cout<='1'else cout<='0' end if;q3<=q2&q1;case q3 is whe

9、n "0000001"=>pan<="00"when "0000010"=>if run='1' then pan<="11"else pan<="10"end if; when "0000011"=>pan<="00" when "0000100"=>pan<="01"when "0000101"=>pan<=&q

10、uot;00"when "0000110"=>pan<="01" when "0000111"=>pan<="00"when "0001000"=>pan<="00"when "0001001"=>pan<="01"when "0001010"=>pan<="00"when "0001011"=>pan

11、<="01"when "0001100"=>pan<="00"when others=>null;end case;end if;Y1(3 downto 0)<=q1;Y1(6 downto 4)<=q2;end process;end behav; 3.2 年計(jì)數(shù)模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity nian isport(clk :in std_logic;n1:out

12、std_logic_vector(6 downto 0); run:out std_logic);end entity;architecture one of nian issignal q1,q3:std_logic_vector(3 downto 0);signal q2:std_logic_vector(2 downto 0);beginprocess(clk) beginif clk'event and clk='1' then q1<=q1+1;q3<=q3+1; if q1=9 then q2<=q2+1;q1<="0000

13、"end if;if q3=3 thenq3<="0000"run<='1'else run<='0'end if; if q1=9 and q2<=7 then q1<="0001"q2<="000"end if; end if;end process;n1(3 downto 0)<=q1;n1(6 downto 4)<=q2;end one;3.3 調(diào)時(shí)模塊library ieee;use ieee.std_logic_1164.all;us

14、e ieee.std_logic_unsigned.all;entity tiaoshi isport(k1,k2:in std_logic; m1,m2:in std_logic;n1,n2,d1,d2:out std_logic);end entity;architecture one of tiaoshi issignal q:std_logic_vector(3 downto 0); beginprocess(k1,q,m1,m2) begin if k1'event and k1='1' then q<=q+1;if q=2 then q<=&qu

15、ot;0000" end if;end if; case q is when"0000"=>n1<=m1;n2<=m2;d1<='0'd2<='0' when"0001"=>n1<=k2;n2<='0' d1<='1'd2<='0' when"0010"=>n1<='0'n2<=k2; d1<='0'd2<='1

16、9; when others=>NULL;end case;end process;end one;3.4 掃描模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity seltime isport(clk1:in std_logic;tian,yue:in std_logic_vector(6 downto 0);nian:in std_logic_vector(6 downto 0);daout:out std_logic

17、_vector(3 downto 0);dp:out std_logic;sel:out std_logic_vector(2 downto 0);end seltime;architecture fun of seltime issignal count:std_logic_vector(2 downto 0);beginsel<=count;process(clk1)beginif(clk1'event and clk1='1')thenif(count>="101")thencount<="000"else

18、count<=count+1;end if;end if;case count iswhen "000"=>daout<=tian(3 downto 0);dp<='0'when"001"=>daout(3)<='0'daout(2 downto 0)<=tian(6 downto 4);dp<='0'when "010"=>daout<=yue(3 downto 0);dp<='1'when"0

19、11"=>daout(3)<='0'daout(2 downto 0)<=yue(6 downto 4);dp<='0'when "100"=>daout<=nian(3 downto 0);dp<='1'when others=>daout(3 downto 2)<="00"daout(2 downto 0)<=nian(6 downto 4);dp<='0'end case;end process;end fun

20、;3.5 譯碼模塊 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity led isport(ledi:in std_logic_vector(3 downto 0);ledo:out std_logic_vector(6 downto 0); end entity;architecture one of led isbeginprocess(ledi)begincase ledi iswhen "0000"=>ledo<="1111110&qu

21、ot;when "0001"=>ledo<="0110000"when "0010"=>ledo<="1101101"when "0011"=>ledo<="1111001"when "0100"=>ledo<="0110011"when "0101"=>ledo<="1011011"when "0110"=>l

22、edo<="1011111"when "0111"=>ledo<="1110000"when "1000"=>ledo<="1111111"when "1001"=>ledo<="1111011"when others=>null;end case;end process;end one; 4、 心得體會(huì) 通過(guò)本次萬(wàn)年歷實(shí)訓(xùn)，讓我從中收獲很多，感觸也很多。在實(shí)訓(xùn)這段時(shí)間里，我對(duì)EDA有了更深的理解，以前很多不

23、知道的東西，實(shí)訓(xùn)中一大部分的問(wèn)題都得到了解決，比如說(shuō)：以前學(xué)EDA理論課時(shí)，只知道在電腦上敲程序，然后仿真，生成模塊，它能實(shí)現(xiàn)的功能在老師的解說(shuō)下也知道，但是它功能實(shí)現(xiàn)的形式是什么樣的，只能靠著想象力去猜測(cè)。做了實(shí)訓(xùn)后才明白它是通過(guò)實(shí)驗(yàn)箱上的模塊和一些電路來(lái)實(shí)現(xiàn)的。平時(shí)我總是眼高手低，不想去做一些實(shí)際的東西，通過(guò)這次實(shí)訓(xùn)，我明白了，只有自己親手做，才會(huì)對(duì)每一個(gè)細(xì)節(jié)了如指掌，即使在中間遇到一些小問(wèn)題，自己也能夠有條理的尋找錯(cuò)誤，尋找漏洞，不至于不知道該從哪里開(kāi)始找錯(cuò)誤。實(shí)訓(xùn)過(guò)程中切身體會(huì)到理論和實(shí)踐的差別有多大，老師在課堂上講時(shí)講的很清楚，聽(tīng)課也比較認(rèn)真，能聽(tīng)的懂老師講的什么，所以就以為自己真的

24、懂了，但在實(shí)訓(xùn)時(shí)當(dāng)我們動(dòng)手寫(xiě)程序時(shí)，就出了問(wèn)題，各底層文件總是出現(xiàn)小錯(cuò)誤，導(dǎo)致頂層文件萬(wàn)年歷不能實(shí)現(xiàn)功能。萬(wàn)年歷一路編來(lái)可謂是坎坎坷坷，但大家都沒(méi)有放棄項(xiàng)目的開(kāi)發(fā)，在做的過(guò)程中遇到問(wèn)題時(shí)，同學(xué)們都積極主動(dòng)的找老師找同學(xué)幫忙解決難題，使得整個(gè)實(shí)訓(xùn)能夠順利進(jìn)行直至完成。通過(guò)這次實(shí)訓(xùn)，我不僅在知識(shí)上得到很大程度的提升，而且還讓我意識(shí)到合作的重要性，作為一個(gè)小組，一個(gè)團(tuán)隊(duì)，就要有合作精神，彼此之間要有很好的溝通，要及時(shí)提出自己的見(jiàn)解，這樣才能使整個(gè)小組的工作順利的進(jìn)展下去。此次萬(wàn)年歷實(shí)訓(xùn)我們是四個(gè)人作為一個(gè)團(tuán)隊(duì)，在實(shí)訓(xùn)過(guò)程中，有時(shí)候一個(gè)人在編寫(xiě)程序時(shí)出現(xiàn)一點(diǎn)很小的錯(cuò)誤（例如：程序中少了一個(gè)分號(hào)或者少了

25、一個(gè)字母）就會(huì)導(dǎo)致整個(gè)程序編譯不能通過(guò)，而四個(gè)人在一起，出現(xiàn)錯(cuò)誤時(shí)一起去尋找，總會(huì)有一個(gè)人及時(shí)發(fā)現(xiàn)錯(cuò)誤的，發(fā)現(xiàn)后及時(shí)糾正錯(cuò)誤，然后繼續(xù)開(kāi)展下面的工作。這樣三個(gè)人互相協(xié)作，共同努力，各自發(fā)揮自身的優(yōu)勢(shì)，這樣工作便能順利的進(jìn)行下去，如果是一個(gè)人單獨(dú)去完成，在出現(xiàn)錯(cuò)誤的時(shí)候自己要想發(fā)現(xiàn)錯(cuò)誤便需要很長(zhǎng)的時(shí)間才能發(fā)現(xiàn)，這樣很浪費(fèi)時(shí)間，浪費(fèi)時(shí)間的結(jié)果就是直接導(dǎo)致工作效率低。而在如今的社會(huì)工作中，許多公司企業(yè)都要求應(yīng)聘者要有很好的團(tuán)隊(duì)合作精神，工作時(shí)要有高效的工作效率。因此，在這次實(shí)訓(xùn)中我也切身體會(huì)到了團(tuán)隊(duì)合作的重要性。實(shí)訓(xùn)是對(duì)每個(gè)學(xué)生綜合能力的檢驗(yàn)是讓我們能夠更好的鞏固專(zhuān)業(yè)知識(shí)，積累工作經(jīng)驗(yàn)，掌握工作技能

26、。通過(guò)這次實(shí)訓(xùn)，讓我深深的體會(huì)到要想做好每一件事情，除了自己平時(shí)要有一定的專(zhuān)業(yè)知識(shí)外，還需要一定的實(shí)踐動(dòng)手能力，操作能力，說(shuō)實(shí)話(huà)，這次實(shí)訓(xùn)讓我學(xué)到了很多東西，也明白了很多事情。在此還要感謝王老師耐心、認(rèn)真的指導(dǎo)。謝謝薛老師！5、 附錄5.0 頂層文件 library ieee;use ieee.std_logic_1164.all;entity nianli isport(clk,clkdsp:in std_logic;k1,k2:in std_logic;dpout,d10,d20:out std_logic;ledout :out std_logic_vector(6 downto 0);

27、sel1:out std_logic_vector(2 downto 0); end entity;architecture one of nianli iscomponent tian port(clk:in std_logic;pan:in std_logic_vector(1 downto 0);T1:out std_logic_vector(6 downto 0); cout:out std_logic); end component; component yue port(clk,run:in std_logic;cout:out std_logic;pan:out std_logic_vector(1 downto 0);Y1:out std_logic_vector(6 downto 0);end component;component nianport(clk :in std_logic;n1:out std_logic_vector(6 downto 0); run: