二輸入與門的設(shè)計

1、QuartusII實例演示(二輸入與門的設(shè)計)一、 實驗?zāi)康?. 初步掌握QuartusII軟件；2. 熟悉掌握FPGA的開發(fā)流程；3. 初步掌握數(shù)字實驗系統(tǒng)；二、QuartusII軟件的具體設(shè)計步驟1.建立文件夾在實驗室上機(jī)時，要求在D盤建立一個自己姓名拼音的文件夾，每次實驗內(nèi)容都在此文件夾下再建立一個文件夾，在這個二級文件夾里存放相應(yīng)項目、程序文件、仿真波形文件等。2.建立新工程（1）雙擊桌面上 Quartus II6.0 的圖標(biāo)，啟動 Quartus II6.0 軟件。(2) 通過 File = New Project Wizard 菜單命令啟動新項目向?qū)А＃?）在隨后彈出的對話框上點擊

2、 Next 按鈕，繼續(xù)。（4）在 What is the working directory for this project 欄目中設(shè)定新項目所使用的路徑；在 What is the name of this project 欄目中輸入新項目的名字: vote ，點擊 Next 按鈕。（5）在這一步，向?qū)б笙蛐马椖恐屑尤胍汛嬖诘脑O(shè)計文件。因為我們的設(shè)計文件還沒有建立，所以點擊 Next 按鈕，跳過這一步。（6）為本項目指定目標(biāo)器件。（7）在這一步，可以為新項目指定綜合工具、仿真工具、時間分析工具。在這個實驗中，我使用 Quartus II6.0 的默認(rèn)設(shè)置，直接點擊 Next 按鈕，繼續(xù)。

3、（8）確認(rèn)相關(guān)設(shè)置，點擊 Finish 按鈕，完成新項目創(chuàng)建。3.設(shè)計輸入（1）我們建立一個VHDL文件。通過 File = New 菜單命令，在隨后彈出的對話框中選擇 VHDL File選項，點擊 OK 按鈕。通過 File = Save As 命令，將其保存，并加入到項目中。（2）在VHDL界面輸入兩輸入與門程序，然后通過 File = Save As 命令保存。4.綜合和編譯（1）選擇Processing =Start Compilation,檢查程序語法錯誤，并生成RTL圖 。（2）執(zhí)行Tools =Netlist Viewer =RTL Viewe, 生成RTL圖。 5.模擬仿真（1

4、）在 File 菜單下，點擊 New 命令。在隨后彈出的對話框中，切換到 Other Files 頁。選中 Vector Waveform File 選項，點擊 OK 按鈕。(2) 進(jìn)入波形編輯器窗口工具條.（3）指定模擬終止時間。（4）現(xiàn)在，我們已經(jīng)進(jìn)入到波形編輯界面。在 Edit 菜單下，點擊 Insert Node or Bus 命令,或在結(jié)點名字區(qū)連續(xù)雙擊鼠標(biāo)左鍵兩次，出現(xiàn)如下框圖，點擊框圖中的Node Finder出現(xiàn)結(jié)點查找器窗口搜索結(jié)點名。（5）在上面一個框圖中點擊 Node Finder 按鈕后，打開 Node Finder 對話框。點擊 List 按鈕，列出電路所有的端子。點

5、擊 按鈕，全部加入。點擊 OK 按鈕，確認(rèn)。(6)回到 Insert Node or Bus 對話框，點擊 OK 按鈕，確認(rèn)。(7) 編輯輸入激勵信號波形.選中 a 信號，在 Edit 菜單下，選擇 Value = Clock 命令。在隨后彈出的對話框的 Period 欄目中設(shè)定參數(shù)為50ns，點擊 OK 按鈕，b信號同理。（8）功能仿真A.Processing=Generate Functional Simulation Netlist。B.使用命令Processing=Simulator Tool ，出現(xiàn)模擬器窗口。C.功能仿真波形如下：（9）時序仿真A.Processing=Genera

6、te Functional Simulation Netlis。B.使用命令Processing=Simulator Tool ，出現(xiàn)模擬器窗口C.時序仿真波形如下：三、 注意事項1、 不能將設(shè)計文件存入了根目錄，并將其設(shè)定成工程，找不到工作庫時，報錯為：Error：Cant open VHDL “WORK”。2、 文件后綴名不是.vhd，在設(shè)定工程后編譯時，報錯為Error：Linel,File e:half_adderhalf_adder.tdf:TDF syntax error。3、 設(shè)計文件名與實體名不符時，如寫成adder.vhd，編譯時，報錯為：Error:Line1,VHDL D

7、esign File “adder.vhd“ must contain。4、 設(shè)計文件描述的語法錯誤，如每一個句子后沒加分號 Error VHDL syntax error at and_2.vhd(5) near text :;expecting ;, or )。5、 編譯的成功為項目創(chuàng)建一個編程文件，能夠保證了設(shè)計輸入的基本正確性，不能保證該項目的邏輯關(guān)系的正確性，也不能保證時序的正確性。6、 功能仿真沒有時間延遲，時序仿真會產(chǎn)生時間延遲及毛刺VHDL語言正確，時序仿真不一定正確。7、 時序仿真和器件的真實特性相接近，必須在全程編譯后才能進(jìn)行時序仿真。8、 一般情況，我們只進(jìn)行時序仿真，而不進(jìn)行功能仿真。因此在波形文件的輸入設(shè)定好后