第5章習題答案

1、習題51 、中央處理器有哪些基本功能？由哪些基本部件組成？2 、什么是指令周期、CPU周期和時鐘脈沖周期？三者有何關系？3 、參見圖5.1所示的數(shù)據(jù)通路。畫出存數(shù)指令STOIRs,(Rd)”的指令周期流程圖，其含義是將源寄存器Rs的內容傳送至(Rd)為地址的主存單元中。4 、參見圖5.13所示的數(shù)據(jù)通路。畫出取數(shù)指令“LDA(Rs),Rd的指令周期流程圖，其含義是將(Rs)為地址的主存單元的內容傳送至目的寄存器Rdo標出相應的微操作控制信號序列。5 、參見圖5.15所示的數(shù)據(jù)通路。畫出加法指令“ADDRd,(mem)的指令周期流程圖，其含義是將Rd中的數(shù)據(jù)與以men*地址的主存單元的內容相加，

2、結果傳送至目的寄存器Rd。6 、假設CPU吉構如圖5.56所示，其中有一個累加寄存器AC一個狀態(tài)條件寄存器和其它4個寄存器，各部分之間的連線表示數(shù)據(jù)通路，箭頭表示信息傳送方向。要求：(1) 標明圖中a、b、c、d這4個寄存器的名稱；(2) 簡述指令從主存取出到產生控制信號的數(shù)據(jù)通路；(3) 簡述數(shù)據(jù)在運算器和主存之間進行存/取訪問的數(shù)據(jù)通路。狀態(tài)茶件寄存留|限佐控制器圖5.56CPU結構圖7、簡述程序與微程序、指令與微指令的區(qū)別。8、微命令有哪幾種編碼方法，它們是如何實現(xiàn)的?9、簡述機器指令與微指令的關系。10、某機的微指令格式中有10個獨立的控制字段C0C9,每個控制字段有Ni個互斥控制信號

3、，Ni的值如下：字段CcClc3Gg5%GaCi4S3119571815請回答：(1) 如果這10個控制字段，采用編碼表示法，需要多少控制位？(2) 如果采用完全水平型編碼方式，需要多少控制位？11 、假設微地址轉移邏輯表達式如下：猿A4=P2-ZFT4A3=P1-IR15-T4A2=P1-IR14-T4A1=P1-IR13T4A0=P1-IR12-T4其中A4AM微地址寄存器的相應位，P1和P2為判別標志，ZF為零標志，IR15IR12為指令寄存器IR的相應位，T4為時鐘脈沖信號。試說明上述邏輯表達式的含義，畫出微地址轉移邏輯圖。12 、已知某機采用微程序控制方式，其控制存儲器容量為512X

4、48位。微指令字長為48位，微程序可在整個控制存儲器中實現(xiàn)轉移，可控制微程序轉移的條件共4個(直接控制)，微指令采用水平型格式，如圖5.57所示。微命令字段判別測試字段直接微地讓字段操侑控制,“順用控制*圖5.57微指令格式(1) 微指令格式中的三個字段分別應為多少位？(2) 畫出圍繞這種微指令格式的微程序控制器邏輯框圖。13 、從供選擇的答案中，選出正確答案填入題中的橫線上。微指令分成水平型微指令和A兩類。B可同時執(zhí)行若干個微操作，所以執(zhí)行指令的速度比C快。在串行方式的微程序控制器中，取下一條微指令和執(zhí)行本條微指令在時間上是D進行的，而微指令之間是E執(zhí)行的。實現(xiàn)機器指令功能的微程序一般是存放

5、在中的，而用戶可寫的存儲器則由G組成。供選擇的答案如下：AC:微指令；微操作；水平型微指令；垂直型微指令。D,E:順序；重疊。F,G:隨機存取存儲器（RAM;只讀存儲器（ROM。14 、水平型微指令和垂直型微指令的含義是什么？它們各有什么特點？15 、簡述微程序控制器與硬連線控制器的相同點與差別，并分別說明兩種操作控制器的一般組成。16 、什么叫并行性？粗粒度并行與細粒度并行有何區(qū)別？17 、并行性有哪兩重含義？實現(xiàn)并行處理技術主要有哪幾種形式？18 、造成流水線斷流的因素主要有哪些？分別給出它們的解決方法。19 、從供選擇的答案中，選出正確答案填入題中的橫線上。某機采用兩級流水線組織，第一級

6、為取指和譯碼，需要200ns完成操作；第二級為執(zhí)行和寫回，大部分指令能在180ns內完成，但有兩條指令需要360ns才能完成，在程序運行時，這類指令所占比例為5%-10%根據(jù)上述情況，機器周期（即一級流水線時間）應選為A,q兩條執(zhí)行周期長的指令采用/_的方法解決。供選擇的答案如下：A:180ns；190ns；200ns；360ns。B:機器周期選為360ns；用兩個機器周期完成。20 、今有4級流水線，分別完成取指、指令譯碼并取數(shù)、運算、送結果四步操作，今假設完成各步操作的時間依次為100ns,100ns,80ns,50ns。請問：(1) 流水線的操作周期應設計為多少？(2) 若相鄰兩條指令發(fā)

7、生數(shù)據(jù)相關，而且在硬件上不采取措施，那么第2條指令要推遲多少時間進行？(3) 如果在硬件設計上加以改進，至少需推遲多少時間?21、判斷以下三組指令中各存在哪種類型的數(shù)據(jù)相關(1) I1LDAR1,AI2ADDR2,R1(2) I3STAR3,BI4SUBR3,R4;M(A)一R1,M(A)是存儲單元;(R2)+(R1)一R2;RM(B),M(B)是存儲單元;(R3)-(R4)一R3(3)I5MULR5,R6;(R5)X(R6)一R5I6ADDR5,R7;(R5)+(R7)-R522、指令流水線有取指(IF)、譯碼(ID)、執(zhí)行(EX)、訪存(MEM、寫回寄存器(WB五個過程段，共有12條指令連

8、續(xù)輸入此流水線。(1) 畫出流水處理的時空圖，假設時鐘周期為100ns；(2) 求流水線的實際吞吐率(單位時間里執(zhí)行完畢的指令數(shù))；(3) 求流水線的加速比；(4) 求流水線的效率。23、設有主頻為16MHzt勺微處理器，平均每條指令的執(zhí)行時間為2個機器周期，每個機器周期由2個時鐘脈沖周期組成。問：(1) 存儲器為“0”等待，求出機器速度；(2) 假如每兩個機器周期中有一個是訪存周期，需插入一個機器周期的等待時間,求機器速度。(“0等待”表示存儲器可在一個機器周期完成讀/寫操作，因此不需要插入等待時間)24、從供選擇的答案中，選出正確答案填入題中的橫線上。微機A和B是采用不同主頻的CPUS片，

9、片內邏輯電路完全相同。若A機的CPUi頻為8MHzB機為12MHz則A機的CPU&振周期為As。如A機的平均指令執(zhí)行速度為0.4MIPS,那么A機的平均指令周期為Bs,B機的平均指令執(zhí)行速度為CMIPSo供選擇的答案如下:AC:0.125;0.25;0.5;0.6;1.25;1.6;2.5。25、(1)設某機主頻為8MHz每個機器周期平均含2個時鐘周期，執(zhí)行每條指令平均花2.5個機器周期，試問該機的平均指令執(zhí)行速度為多少MIPS?(2)若機器主頻不變，但每個機器周期平均含4個時鐘周期，執(zhí)行每條指令平均花5個機器周期，則該機的平均指令執(zhí)行速度又是多少MIPS?由此可得出什么結論？26、提高單機系

10、統(tǒng)指令級并行性的措施主要有哪些？參考答案習題51. 略2. 略3. STOI指令的指令周期流程圖如附圖5.1所示。PCABUSU)ID孑的Cub電FC+1R.fAEVEKfiCuht附圖5.1STOI指令的指令周期流程圖4. LDA指令的指令周期流程圖如附圖5.2所示。IfDRRj保RDRIKDJU.KIBiLAX&、dkfiiMrDEVM-TLRf1吟AL&.GKi附圖5.2LDA指令的指令周期流程圖5. ADD指令的指令周期流程圖如附圖5.3所示。I：IPCfUkR,PC+1BHM即IEtMRtIR1K(地址段FIAERDHDEWTUEfirI心”-工I附圖5.3ADD指令的指令周期流程圖

11、6. (1)a:數(shù)據(jù)緩沖寄存器DRb:指令寄存器IR;:主存地址寄存器ARd:程序計數(shù)器PC(2)M-IR一操作控制器。(3) 讀主存儲器：通過AR先置操作數(shù)地址，MRDRAL3AG寫主存儲器：通過AR先置操作數(shù)地址，A8DRM7, 略8, 略9, 略10, (1)如果這10個控制字段，采用編碼表示法，需要31位控制位；(2) 如果采用完全水平型編碼方式，需要69位控制位。11, 邏輯表達式的含義為：(1)在進行P1測試時，根據(jù)指令寄存器IR中的IR15IR12修改科八3一八0,進行16路分支；(2)在進行P2SJ試時，根據(jù)零標志ZF修改A4,進行2路分支：(3)所有的表達式均分別和T於目與，

12、表示在T4內形成后繼微指令的微地址。微地址轉移邏輯圖如附圖5.4所示，圖中S4S吩別對應微地址寄存器wA4A0的異步置“1”端，低電平有效。&SsStSiSqPaZfIRi5IK”IIhFiIEhl附圖5.4微地址轉移邏輯圖12, (1)判別測試字段占4位，直接微地址字段占9位，操作控制字段占35位(2)微程序控制器邏車框圖如附圖5,5所示。指令寄存留口I-1狀窸條忤/IIIJ附圖5.5微程序控制器邏輯框圖附圖5.6兩條指令流水解釋的時空圖地金令寄存器律命令信號tnhiB:；C:；D:；E:；F:；G:。14.15.16.17.18.B:。20.(1)流水線的操作周期應設計為100ns;要推遲

13、130ns進行，如附圖5.6所示。(3)如果在硬件設計上加以改進，如采用相關專用通路(結果一旦生成即可使地址轉居-l苣后13.A19.A若相鄰兩條指令發(fā)生數(shù)據(jù)相關，而且在硬件上不采取措施，那么第2條指令5560新司出1送結果運宣揩令建碼并取凝臟指控制存儲器K5IZX4Sfit)判別例試字段推健制字段熱地址寄存器or(x用)，則勿需推遲第2條指令的讀操作21.在第(1)組指令中，存在RAW1關；第組指令中，存在WARf目關；第組指令中，存在RAWf目關、WARf目關和WAV關。22.(1)畫出流水線時空圖如附圖5.7所示。附圖5.7指令流水處理的時空圖(2)(3)(4)23. (1)(2)24. A25. (1)(2)流水線的實際吞吐率為:TP=12/(16X100X10-9X106)=7.5MIPS流水線的加速比為：Sp=12X5X100/(16x100)=3.75流水線的效率為：刀=12X5X100/(5X16X100)=75%1x2XL_-xia,16x