第六章專用集成電路設(shè)計(jì)方法

1、第六章專用集成電路設(shè)計(jì)方法6 61 1 全定制設(shè)計(jì)方法（全定制設(shè)計(jì)方法（Full-Custom Design Full-Custom Design ApproachApproach） 是利用各種EDA工具，從每個(gè)半導(dǎo)體器件的圖形、尺寸開(kāi)始設(shè)計(jì)，直至整個(gè)版圖的布局、布線等的完成。 全定制設(shè)計(jì)方法特點(diǎn)：1、設(shè)計(jì)人員不使用已預(yù)測(cè)試和預(yù)定特性的單元去進(jìn)行全部 或部分設(shè)計(jì)。2、全定制版圖設(shè)計(jì)的特點(diǎn)是針對(duì)每個(gè)晶體管進(jìn)行電路參數(shù)和版圖優(yōu)化，以獲得最佳的性能（包括速度和功耗）以及最小的芯片面積 3、利用人機(jī)交互式圖形編輯系統(tǒng)，由版圖設(shè)計(jì)人員設(shè)計(jì)版圖中各個(gè)器件及器件間的連線。 62 半定制設(shè)計(jì)方法（Semi-C

2、ustom Design Approach） 半定制設(shè)計(jì)方法 1、適用于要求設(shè)計(jì)成本較低、設(shè)計(jì)周期較短而生產(chǎn)批量比較小的芯片設(shè)計(jì)。 2、周期縮短，設(shè)計(jì)和制造成本下降 。但門(mén)陣列的門(mén)利用率較低，芯片面積比起全定制設(shè)計(jì)的芯片要大 。 半定制的含意就是對(duì)一批芯片作“單獨(dú)處理”，即單獨(dú)設(shè)計(jì)和制作接觸孔和連線以完成特定的電路要求。 特點(diǎn)半定制法可分為標(biāo)準(zhǔn)單元和門(mén)陣列兩種設(shè)計(jì)方法 621 標(biāo)準(zhǔn)單元設(shè)計(jì)方法 基于標(biāo)準(zhǔn)單元的ASIC（CBIC，Cell-Based IC）通常采用預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯。也就是說(shuō)，在標(biāo)準(zhǔn)單元設(shè)計(jì)法中，基本電路單元（如與非門(mén)，或非門(mén)，多路開(kāi)關(guān)，觸發(fā)器、全加器等）的版圖是預(yù)

3、先設(shè)計(jì)好的、放在EDA工具的版圖庫(kù)中，具有統(tǒng)一的高度。這部分版圖不必由設(shè)計(jì)者自行設(shè)計(jì)，這也是其稱之為“半定制”的原因。 優(yōu)點(diǎn)：采用了預(yù)先設(shè)計(jì)、預(yù)先測(cè)試、預(yù)定特性的標(biāo)準(zhǔn)單元庫(kù)，設(shè)計(jì)人員可省時(shí)、省錢、減小風(fēng)險(xiǎn)。另外，可對(duì)每個(gè)標(biāo)準(zhǔn)單元進(jìn)行個(gè)別優(yōu)化。 標(biāo)準(zhǔn)單元法設(shè)計(jì)的芯片 芯片主要分為3個(gè)區(qū)域：四周的IO單元和壓焊塊；單元部分；布線通道。 標(biāo)準(zhǔn)單元庫(kù) （1）標(biāo)準(zhǔn)單元庫(kù)的結(jié)構(gòu)特征 1）標(biāo)準(zhǔn)單元庫(kù)包括：基本單元、宏單元、I/O單元等；2）基本單元和宏單元等高，但一般不等寬；3）VDD,VSS分別在頂部和底部；4）單元的信號(hào)端口從頂端、底端或同時(shí)從頂?shù)锥艘觯?）雙層金屬，單層多晶硅，硅柵，n阱，CMOS；

4、6）0.83um（其中可以是1，1.2，1.5，2.0等）各公司的n阱、p阱庫(kù)。（2）單元庫(kù)中各單元的主要功能特點(diǎn) 1）可升級(jí)的SCMOS.TDB很重要，但成熟的是CMOS3.TDB庫(kù)，它主要包括： SSI.TDB基本單元，I/O單元，測(cè)試單元； MSI.TDB功能單元。 2）工作電壓37V； 3）軍標(biāo)溫度-55125已經(jīng)通過(guò)驗(yàn)證； 4）設(shè)計(jì)投片后，系統(tǒng)時(shí)鐘可工作在20MHz以上，時(shí)鐘可通過(guò)34層，每一層輸出可以有23個(gè)扇出。3設(shè)計(jì)步驟622 門(mén)陣列設(shè)計(jì)方法 門(mén)陣列是在一個(gè)芯片上把邏輯門(mén)排列成陣列形式，這些基本門(mén)通常是三輸入與非門(mén)之類的完備邏輯函數(shù)。每個(gè)門(mén)具有相同的版圖形狀，門(mén)與門(mén)之間暫不相連

5、，因此構(gòu)成一個(gè)未完成的邏輯陣列。嚴(yán)格地講，門(mén)陣列是把單元（若干器件）排列成陣列形式，每個(gè)單元內(nèi)含有若干器件，通過(guò)連接單元內(nèi)器件使每個(gè)單元實(shí)現(xiàn)某種類型門(mén)的功能，并通過(guò)各單元之間的連接實(shí)現(xiàn)電路的要求。 母片（Master） 互連線的確定要根據(jù)用戶電路的不同而最終完成半定制，等待做最后布線的門(mén)陣列半成品稱之為母片. 門(mén)陣列母片可以由雙極型工藝、MOS工藝、和BiCMOS工藝制造。 由于芯片內(nèi)的單元是相同的，所以可以采用統(tǒng)一的掩模，而且可以完成連線以外的所有芯片的加工步驟 單層布線工藝，需再設(shè)計(jì)制作兩塊掩膜版（一為接觸孔，另為金屬連線） 雙層布線工藝，則需4塊掩膜版（一為接觸孔，一為通孔，另兩塊分別為

6、第一層金屬和第二層金屬）。 門(mén)陣列電路通常應(yīng)具有 用來(lái)與外引線相連接的接線點(diǎn)（也常稱為壓焊盤(pán)）。輸出緩沖單元，用以驅(qū)動(dòng)較重的負(fù)載和實(shí)現(xiàn)隔離。分布式電源饋線和地線。晶體管陣列和二極管陣列。埋層連線，分單層連線和雙層金屬連線兩種。多一層布線就需要多設(shè)計(jì)一張連線掩模，從而增長(zhǎng)設(shè)計(jì)周期和增加了成本。圖6-4 門(mén)陣列的兩種典型版圖布局 2基于門(mén)陣列的ASIC的類型（1）通道式門(mén)陣列通道式門(mén)陣列中，晶體管行與行之間的空間用做布線 （2）無(wú)通道門(mén)陣列采用未使用的晶體管進(jìn)行布線 （3）結(jié)構(gòu)式（或內(nèi)嵌式）門(mén)陣列 結(jié)構(gòu)式門(mén)陣列或內(nèi)嵌式門(mén)陣列結(jié)合了CBIC和MGA的一些特點(diǎn)。MGA的一個(gè)缺點(diǎn)是它的門(mén)陣基本單元是固定

7、的，要實(shí)現(xiàn)存儲(chǔ)器之類的電路既困難、又低效。在內(nèi)嵌式門(mén)陣列中，留出一些IC區(qū)域?qū)Ｓ糜趯?shí)現(xiàn)特殊功能。這個(gè)內(nèi)嵌區(qū)域可以包括更適合于組成存儲(chǔ)器模塊的其他基本單元，也可以包括完整的電路塊，例如微控制器。623 標(biāo)準(zhǔn)單元法與門(mén)陣列法的比較兩者的差異 （1）標(biāo)準(zhǔn)單元法中各單元雖然高度相同，但寬度不同，而門(mén)陣列各單元全是相同的。（2）兩者雖都有布線通道，但常規(guī)門(mén)陣中的布線通道是固定的，而標(biāo)準(zhǔn)單元法中布線通道間距是可變的。（3）在門(mén)陣列法中，對(duì)應(yīng)于一種基片結(jié)構(gòu)，其IO管腳數(shù)是固定的。設(shè)計(jì)時(shí)可利用其全部或部分IO管腳，在部分利用時(shí)，空余的管腳不予連接。但在標(biāo)準(zhǔn)單元法中，是根據(jù)設(shè)計(jì)需要而設(shè)置IO管腳數(shù)，因而沒(méi)有空余

8、的IO管腳。（4）門(mén)陣列基片已完成了連線以外的所有加工工序，完成邏輯時(shí)需要單獨(dú)設(shè)計(jì)的掩膜版只有24塊；但對(duì)標(biāo)準(zhǔn)單元法則不同，由于所調(diào)用的單元不同，布局的結(jié)果不同，布線結(jié)果不同，布線通道間距不同，因而需要設(shè)計(jì)所有層次的掩膜版。標(biāo)準(zhǔn)單元法與門(mén)陣列法比較有明顯的優(yōu)點(diǎn) （1）芯片面積的利用率比門(mén)陣列法要高。芯片內(nèi)沒(méi)有無(wú)用的單元，也沒(méi)有無(wú)用的晶體管。（2）可以保證100的連線布通率。（3）單元可以根據(jù)設(shè)計(jì)要求臨時(shí)加以特殊設(shè)計(jì)并加入庫(kù)內(nèi)，因而可以得到較佳的電路性能。（4）可以與全定制設(shè)計(jì)法相結(jié)合。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計(jì)的功能塊。標(biāo)準(zhǔn)單元法存在的缺點(diǎn)和問(wèn)題 （1）原始投資大。（2）成本較高

9、。 門(mén)陣列的主要優(yōu)點(diǎn) 1、設(shè)計(jì)周期大大縮短，成本也大大下降 2、在工藝改變或單元結(jié)構(gòu)需要變化時(shí)，只需作較少的修改，CAD軟件不需更換。因而原始投資較低。 門(mén)陣列法也存在一些固有的弱點(diǎn) 第一 單元內(nèi)的晶體管可能無(wú)用，如采用四管基本單元來(lái)實(shí)現(xiàn)傳輸門(mén)時(shí)，就會(huì)有明顯的面積浪費(fèi)。 第二 當(dāng)基片上所提供的連線通道已被全部用完，或IO單元及壓焊塊全部用完后，即使有多余的門(mén)也無(wú)法再利用。 第三 為了保證布線的布通率，晶體管利用率通常低于80。第四，利用自動(dòng)布局布線程序進(jìn)行布圖時(shí)，保證l00的布線布通率（特別是在單層金屬布線時(shí))，需要進(jìn)行人工干預(yù)，常常需要花費(fèi)大量的時(shí)間。 第五 基本單元中的晶體管尺寸，由于要適

10、應(yīng)各種不同的要求，一般設(shè)計(jì)得較大，因而相對(duì)于其它方法，門(mén)陣列的面積較大，速率較低，功耗較大。 第六 由于單元之間存在很寬的布線通道，因而無(wú)法實(shí)現(xiàn)像ROM，RAM等這類規(guī)則結(jié)構(gòu)的電路。 624 設(shè)計(jì)實(shí)例1CMOS門(mén)陣列單元 （a） （b） 圖6-8 CMOS門(mén)陣列單元版圖圖6-9 鋁連線及布線后的合成版圖 CMOS門(mén)陣列單元線路原理圖及版圖如圖6-8（a）和（b）所示。利用該單元可以構(gòu)成二輸入端與非門(mén)，其鋁連線及布線后的合成版圖如圖6-9所示。2 雙極型電路門(mén)陣列單元圖610 雙極型電路門(mén)陣列單元版圖圖 6-11 低功率門(mén)的電路圖與版圖圖 6-12 高功率門(mén)的電路圖與版圖6.3 6.3 可編程邏

11、輯器件（可編程邏輯器件（PLDPLD）設(shè)計(jì)方法）設(shè)計(jì)方法631 概述 可編程邏輯器件（PLD，Programmable Logic Devices）的設(shè)計(jì)思想就是根據(jù)布爾理論，即任何的組合邏輯都可以由“與”和“或”來(lái)實(shí)現(xiàn)。因此設(shè)計(jì)出一種由輸入變量構(gòu)成的“與”矩陣，再將其輸出（乘積項(xiàng)）饋入“或”矩陣的結(jié)構(gòu)。對(duì)這兩種矩陣進(jìn)行適當(dāng)編程，即可得到所需的各種邏輯功能。 特點(diǎn)： （1）PLD是一種已完成了全部工藝制造的、可以直接從市場(chǎng)上購(gòu)得的產(chǎn)品，剛購(gòu)來(lái)時(shí)它不具有任何邏輯功能，但一經(jīng)編程就可在該器件上實(shí)現(xiàn)設(shè)計(jì)人員所要求的邏輯功能。（2）門(mén)陣列的“單獨(dú)處理”需要由芯片制造商來(lái)完成連線工序，而PLD的“可編程

12、”則由設(shè)計(jì)者自己通過(guò)開(kāi)發(fā)工具就可完成。這就大大地方便了設(shè)計(jì)者，同時(shí)降低了設(shè)計(jì)和制造成本，縮短了設(shè)計(jì)周期。 可以說(shuō)可編程邏輯器件的出現(xiàn)對(duì)電子系統(tǒng)的設(shè)計(jì)方法帶來(lái)了極大的變革。 632 PLD的結(jié)構(gòu)與分類 PLD（Programmable Logic Devices）包含兩個(gè)基本部分：一是邏輯陣列，另一是輸出單元或宏單元（macrocell）。 邏輯陣列是用戶可編程的部分，它由“與”矩陣、“或”矩陣和反相器所組成。 宏單元的作用是使設(shè)計(jì)者能改變PLD的輸出結(jié)構(gòu)。 輸入信號(hào)首先通過(guò)一個(gè)“與”矩陣，它產(chǎn)生一系列輸入信號(hào)的組合，每組組合稱為乘積項(xiàng)，然后這些乘積項(xiàng)在“或”矩陣中相加，再經(jīng)輸出單元或宏單元輸出

13、。 “與或”這種結(jié)構(gòu)可直接實(shí)現(xiàn)任何以“積之和”形式表達(dá)的邏輯，而任何邏輯功能從原則上講，都可以通過(guò)采用卡諾圖（Karnaugh maps）和摩根定理（De Mougans theorem）得到“積之和”的邏輯方程。 以“與或”陣列為基礎(chǔ)的PLD器件實(shí)際包括4種基本類型 器件名“與”矩陣“或”矩陣輸出PROM固定可編PLA可編可編PAL可編固定I/O可編GAL可編固定宏單元表6-1 4種PLD器件的區(qū)別 1可編程只讀存儲(chǔ)器（PROM） 最簡(jiǎn)單的可編程IC類型是只讀存儲(chǔ)器（ROM，read-only memory），一般的ROM采用可永久燒斷的金屬熔絲結(jié)構(gòu)（可編程ROM或PROM） 2可編程邏輯陣

14、列（PLA） PLA的主要缺點(diǎn)有：速度慢，因?yàn)椴捎镁仃囆问剑杂休^長(zhǎng)的連線，特別是乘積項(xiàng)較多時(shí)更是如此；占用面積較大，器件的利用率較低。 根據(jù)圖中柵的連接（編程），可以得到如下的功能： 因而此PLA電路的輸出為 在邏輯上，可以把PLA看成“與-或”兩級(jí)結(jié)構(gòu)的可編程多輸入輸出的組合邏輯電路，因而可以實(shí)現(xiàn)任意的邏輯函數(shù)，當(dāng)把PLA的某些輸出向輸入反饋，則可構(gòu)成PLA的時(shí)序邏輯電路。 圖 6-15 用PLA實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器 圖6-15是用PLA實(shí)現(xiàn)5進(jìn)制計(jì)數(shù)器的示意圖，它是直接用內(nèi)部帶有觸發(fā)器和反饋線的PLA來(lái)實(shí)現(xiàn)的?！盎颉本仃嚨哪承┹敵鲞B到主從觸發(fā)器，而觸發(fā)器的輸出再反饋到“與”矩陣的輸入端，圖

15、中Y1，Y2，Y3表示當(dāng)前狀態(tài)的編碼，X表示輸入，Z表示輸出，Y1|，Y2|，Y3|表示轉(zhuǎn)換后的狀態(tài)，由Y1，Y2，Y3和X的組合決定下一個(gè)狀態(tài)及輸出。 3可編程陣列邏輯（PAL） 在大的“與”陣列和“或”陣列中用可編程邏輯器件可產(chǎn)生一系列靈活的、可編程的邏輯器件，稱為可編程陣列邏輯（PAL，programmable array logic）。 PAL與PLA同是采用“與”陣列和“或”陣列組合完成不同的邏輯功能。 不同之處在于 :PLA有可編程的“與”邏輯陣列即“與”平面，隨后為可編程的“或”邏輯陣列即“或”平面;PAL有可編程的“與”平面，它與PLA不同的是其“或”平面為固定的 PLA是在母

16、片上進(jìn)行最后的金屬化和布線，而PAL是利用熔絲實(shí)現(xiàn)連線的斷通。 設(shè)計(jì)方法是采用PAL程序進(jìn)行邏輯綜合與設(shè)計(jì)，在任何特定的編程器上自動(dòng)完成熔絲的通斷，實(shí)現(xiàn)用戶所需的邏輯功能。 4通用可編程陣列邏輯（GAL） 通用可編程陣列邏輯（GAL，Generic-Programmable Array Logic）與PAL一樣采用“與”矩陣及“或”矩陣結(jié)構(gòu)。 與PAL不同之處在于：(1)采用CMOS的浮柵工藝制造晶體管，所以可電擦電寫(xiě)、可重復(fù)（100次以上）編程；(2)采用可編程輸出邏輯宏單元OLMC（Output Logic Macro Cell），并可通過(guò)4個(gè)變量變換輸出結(jié)構(gòu)。 GAL的編程首先是通過(guò)軟件

17、編譯，把布爾表達(dá)式（或編程語(yǔ)言的邏輯描述）編譯成可寫(xiě)入GAL的編輯文件，即統(tǒng)一標(biāo)準(zhǔn)格式的JEDEC文件，再送入硬件編程器完成GAL的物理編程。 63. 3宏單元設(shè)計(jì)方法 宏單元設(shè)計(jì)方法的關(guān)鍵問(wèn)題和主要工作是將選出的基本宏單元實(shí)施優(yōu)化布圖。在布圖自動(dòng)化理論中，宏單元設(shè)計(jì)法亦稱多元胞設(shè)計(jì)法或積木塊版圖設(shè)計(jì)法BBL（Building Block Layout）。634 設(shè)計(jì)流程 在與器件無(wú)關(guān)的階段，硬件描述語(yǔ)言經(jīng)語(yǔ)言處理器和優(yōu)化后自動(dòng)選擇某一合適的器件，并得到一個(gè)ABEL-PLA文件。在與具體器件有關(guān)的階段，輸入ABEL-PLA文件，并與器件庫(kù)中的具體器件信息相匹配，確定器件中各熔絲的狀態(tài)，即加以編

18、程或不作編程，最后得到JEDEC格式的編程文件。將此編程文件再下載（Down Load）到器件中，即完成設(shè)計(jì)工作。6 64 4 現(xiàn)場(chǎng)可編程門(mén)陣列（現(xiàn)場(chǎng)可編程門(mén)陣列（FPGAFPGA）設(shè)計(jì)方法）設(shè)計(jì)方法641現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的基本組成 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA，F(xiàn)ield Programmable Gate Array）是利用各種EDA工具，繪制出實(shí)現(xiàn)用戶邏輯的電路圖或布爾方程，經(jīng)過(guò)編譯、自動(dòng)布局布線，仿真等，最后生成二進(jìn)制文件，裝入EPROM，對(duì)FPGA器件初始化，實(shí)現(xiàn)滿足用戶要求的專用集成電路芯片，真正達(dá)到由用戶自行設(shè)計(jì)、研制和生產(chǎn) 在結(jié)構(gòu)上，所有的FPGA器件用查表存儲(chǔ)器方式實(shí)現(xiàn)組合邏輯；每個(gè)存儲(chǔ)器既可反饋到觸發(fā)器的D輸入，也可驅(qū)動(dòng)其他邏輯或I/O。 每個(gè)器