EDA十進制計數(shù)器的設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上物理與電氣工程學(xué)院課程設(shè)計報告十進制計數(shù)器設(shè)計一、實驗任務(wù)熟悉Quartus的Verilog HDL文本設(shè)計流程全過程，學(xué)習(xí)計數(shù)器的設(shè)計、仿真和硬件測試。EDA的設(shè)計流程為原理圖/HDL文本編輯、邏輯綜合、FPGA/CPLD適配、FPGA/CPLD編程下載。EDA的設(shè)計所用的軟件是Quartus II 軟件，Quartus II 軟件可以用圖形輸入、VHDL文本輸入的方法輸入，之后進行時序仿真，EDA設(shè)計流程的最后一步是將程序下載到開發(fā)板上，進行硬件測試。2、 實驗原理根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1秒的對輸入信號脈沖計數(shù)允許的信號

2、；1秒計數(shù)結(jié)束后，計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準(zhǔn)備的計數(shù)器清0信號。這3個信號可以由一個測頻控制信號發(fā)生器產(chǎn)生，即圖6-24中的TESTCTL，它的設(shè)計要求是，TESTCTL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器CNT10的ENA使能端進行同步控制。當(dāng)CNT_EN高電平時，允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進各鎖存器REG4B中，并由外部的7段譯碼器譯出，顯示計數(shù)值。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。

3、鎖存信號之后，必須有一清零信號RST_CNT對計數(shù)器進行清零，為下1秒鐘的計數(shù)操作作準(zhǔn)備。 按規(guī)定編寫程序如下：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input 3:0 DATA; output 3:0 DOUT; output COUT; reg 3:0 Q1 ; reg COUT ; assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST) Q1 <= 0; else if (EN) begin if

4、(!LOAD) Q1 <= DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always (Q1) if (Q1=4'h9) COUT = 1'b1; else COUT = 1'b0; endmodule編寫Verilog程序描述一個電路，實現(xiàn)以下功能：設(shè)計帶有異步復(fù)位、同步計數(shù)使能和可預(yù)置型的十進制計數(shù)器。具有5個輸入端口（CLK、RST、EN、LOAD、DATA）。CLK輸入時鐘信號；RST起異步復(fù)位作用，RST=0，復(fù)位；EN是時鐘使能,EN=1,允許加載或

5、計數(shù)；LOAD是數(shù)據(jù)加載控制，LOAD=0，向內(nèi)部寄存器加載數(shù)據(jù)；DATA是4位并行加載的數(shù)據(jù)。有兩個輸出端口（DOUT和COUT）。DOUT的位寬為4，輸出計數(shù)值，從0到9；COUT是輸出進位標(biāo)志，位寬為1，每當(dāng)DOUT為9時輸出一個高電平脈沖。四、實驗方法 1、在非C盤中建立一個CNT10的文件夾，啟動Quartus II軟件，新建一個Verilog HDL File，如圖所示：2、編寫如圖的Verilog程序，存盤，文件名為CNT10.V。 存盤后會出現(xiàn)如圖所示的對話框，問是否建立一個新的工程，點擊“是”。 然后添加工程文件 選擇如圖所示的元件最后完成工程的建立，進行編譯。3、通過編譯后，建立波形文件 把上圖中的輸入、輸出端口放入仿真列表中，并對各輸入端進行仿真設(shè)置，CLK設(shè)置時鐘，EN、RST、LOAD設(shè)置高低電平，DATA設(shè)置數(shù)值，如圖所示最后保存，文件名為CNT10.vwf4、進行仿真，分析結(jié)果。