[計(jì)算機(jī)]第2章 開發(fā)軟件與開發(fā)流程ppt課件

1、第2章 開發(fā)軟件與開發(fā)流程 FPGA的設(shè)計(jì)流程 一個(gè)簡(jiǎn)單的開發(fā)工程 開發(fā)軟件使用進(jìn)階課程要求熟悉FPGA設(shè)計(jì)流程，熟悉開發(fā)軟件功能，掌握原理圖輸入、VHDL語言輸入方法。2.1 FPGA的設(shè)計(jì)流程 2.1.1 根本設(shè)計(jì)方法 1. 傳統(tǒng)的系統(tǒng)硬件電路設(shè)計(jì)方法 在EDA出現(xiàn)以前， 人們采用傳統(tǒng)的硬件電路設(shè)計(jì)方法來設(shè)計(jì)系統(tǒng)。 傳統(tǒng)的硬件電路采用自下而上Bottom Up的設(shè)計(jì)方法。 其主要步驟是： 根據(jù)系統(tǒng)對(duì)硬件的要求， 詳細(xì)編制技術(shù)規(guī)格書， 并畫出系統(tǒng)控制流圖； 然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖， 對(duì)系統(tǒng)的功能進(jìn)展分化， 合理地劃分功能模塊， 并畫出系統(tǒng)功能框圖； 接著就是進(jìn)展各功能模塊的細(xì)化和電

2、路設(shè)計(jì)； 各功能模塊電路設(shè)計(jì)調(diào)試完畢以后， 將各功能模塊的硬件電路連接起來， 再進(jìn)展系統(tǒng)的調(diào)試； 最后完成整個(gè)系統(tǒng)的硬件電路設(shè)計(jì)。 如一個(gè)系統(tǒng)中， 其中一個(gè)功能模塊是一個(gè)十進(jìn)制計(jì)數(shù)器， 設(shè)計(jì)的第一步是選擇邏輯元器件， 由數(shù)字電路的知識(shí)可知， 可以用與非門、 或非門、 D觸發(fā)器、 JK觸發(fā)器等根本邏輯元器件來構(gòu)成一個(gè)計(jì)數(shù)器。 設(shè)計(jì)人員根據(jù)電路盡可能簡(jiǎn)單， 價(jià)格合理， 購置和使用方便及各自的習(xí)慣來選擇元器件。 第二步是進(jìn)展電路設(shè)計(jì)， 畫出狀態(tài)轉(zhuǎn)移圖， 寫出觸發(fā)器的真值表， 按邏輯函數(shù)將元器件連接起來， 這樣計(jì)數(shù)器模塊就設(shè)計(jì)完成了。 系統(tǒng)的其它模塊也照此方法進(jìn)展設(shè)計(jì)， 在所有硬件模塊設(shè)計(jì)完成后， 再

3、將各模塊連接起來進(jìn)展調(diào)試， 如有問題那么進(jìn)展部分修改， 直至系統(tǒng)調(diào)試完畢。 從上述過程可以看到， 系統(tǒng)硬件的設(shè)計(jì)是從選擇詳細(xì)邏輯元器件開場(chǎng)的， 并用這些元器件進(jìn)展邏輯電路設(shè)計(jì)， 完成系統(tǒng)各獨(dú)立功能模塊設(shè)計(jì)， 然后再將各功能模塊連接起來， 完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。 上述過程從最底層設(shè)計(jì)開場(chǎng)， 到最高層設(shè)計(jì)完畢， 故將這種設(shè)計(jì)方法稱為自下而上的設(shè)計(jì)方法。 傳統(tǒng)自下而上的硬件電路設(shè)計(jì)方法主要特征如下： 1 采用通用的邏輯元器件。 設(shè)計(jì)者根據(jù)需要， 選擇市場(chǎng)上能買得到的元器件， 如54/74系列， 來構(gòu)成所需要的邏輯電路。 隨著微處理器的出現(xiàn)， 系統(tǒng)的部分硬件電路功能可以用軟件來實(shí)現(xiàn)， 在很大程度上簡(jiǎn)

4、化了系統(tǒng)硬件電路的設(shè)計(jì)。 但是， 選擇通用的元器件來構(gòu)成系統(tǒng)硬件電路的方法并未改變。 2 在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)展仿真和調(diào)試。 系統(tǒng)硬件設(shè)計(jì)好以后才能進(jìn)展仿真和調(diào)試， 進(jìn)展仿真和調(diào)試的儀器一般為系統(tǒng)仿真器、 邏輯分析儀和示波器等。 由于系統(tǒng)設(shè)計(jì)時(shí)存在的問題只有在后期才能較容易發(fā)現(xiàn)， 一旦考慮不周， 系統(tǒng)設(shè)計(jì)存在缺陷， 那就得重新設(shè)計(jì)系統(tǒng)， 使得設(shè)計(jì)費(fèi)用和周期大大增加。 3 主要設(shè)計(jì)文件是電原理圖。 在設(shè)計(jì)調(diào)試完畢后， 形成的硬件設(shè)計(jì)文件主要是由假設(shè)干張電原理圖構(gòu)成的。 在電原理圖中詳細(xì)標(biāo)注了各邏輯元器件的名稱和互相間的信號(hào)連接關(guān)系。 該文件是用戶使用和維護(hù)系統(tǒng)的根據(jù)。 假如是小系統(tǒng)， 這種電原

5、理圖只要幾十張、 幾百張就行了， 但是， 假如系統(tǒng)很復(fù)雜， 那么就可能需要幾千張、 幾萬張甚至幾十萬張。 如此多的電原理圖給歸檔、 閱讀、 修改和使用都帶來了極大的不便。 傳統(tǒng)的自下而上的硬件電路設(shè)計(jì)方法已經(jīng)沿用了幾十年， 隨著計(jì)算機(jī)技術(shù)、 大規(guī)模集成電路技術(shù)的開展， 這種設(shè)計(jì)方法已落后于當(dāng)今技術(shù)的開展。 一種嶄新的自上而下的設(shè)計(jì)方法已經(jīng)興起， 它為硬件電路設(shè)計(jì)帶來一次重大的變革。 2. 新興的EDA硬件電路設(shè)計(jì)方法 20世紀(jì)80年代初， 在硬件電路設(shè)計(jì)中開場(chǎng)采用計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)CAD， 開場(chǎng)僅僅是利用計(jì)算機(jī)軟件來實(shí)現(xiàn)印刷板的布線， 以后漸漸地才實(shí)現(xiàn)了插件板級(jí)規(guī)模的電子電路的設(shè)計(jì)和仿真。 在

6、我國(guó)所使用的工具中， 最有代表性的設(shè)計(jì)工具是Tango和早期的ORCAD。 它們的出現(xiàn)， 使得電子電路設(shè)計(jì)和印刷板布線工藝實(shí)現(xiàn)了自動(dòng)化， 但還只能算自下而上的設(shè)計(jì)方法。 隨著大規(guī)模專用集成電路的開發(fā)和研制， 為了進(jìn)步開發(fā)的效率和增加已有開發(fā)成果的可繼承性， 以及縮短開發(fā)時(shí)間， 各種新興的EDA工具開場(chǎng)出現(xiàn)， 特別是硬件描繪語言HDLHardware Description Language的出現(xiàn)， 使得傳統(tǒng)的硬件電路設(shè)計(jì)方法發(fā)生了宏大的變革， 新興的EDA設(shè)計(jì)方法采用了自上而下Top Down的設(shè)計(jì)方法。 所謂自上而下的設(shè)計(jì)方法， 就是從系統(tǒng)總體要求出發(fā)， 自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化， 最后

7、完成系統(tǒng)硬件的整體設(shè)計(jì)。 各公司的EDA工具根本上都支持兩種標(biāo)準(zhǔn)的HDL， 分別是VHDL和Verilog HDL。 利用HDL語言對(duì)系統(tǒng)硬件電路的自上而下設(shè)計(jì)一般分為三個(gè)層次， 如圖2.1所示。 圖 2.1 自上而下設(shè)計(jì)系統(tǒng)硬件的過程 規(guī)格設(shè)計(jì)行為級(jí)描述行為級(jí)仿真RTL級(jí)描述RTL級(jí)仿真邏輯綜合優(yōu)化門級(jí)仿真、定時(shí)檢查輸出門級(jí)網(wǎng)表 第一層次為行為描繪， 它是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描繪。 一般來說， 對(duì)系統(tǒng)進(jìn)展行為描繪的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段， 通過對(duì)系統(tǒng)行為描繪的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)中存在的問題。 在行為描繪階段， 并不真正考慮其實(shí)際的操作和算法用什么方法來實(shí)現(xiàn)， 考慮更多的是系統(tǒng)的構(gòu)造

8、及其工作過程是否能到達(dá)系統(tǒng)設(shè)計(jì)規(guī)格書的要求， 其設(shè)計(jì)與器件工藝無關(guān)。 第二層是存放器傳輸描繪RTL又稱數(shù)據(jù)流描繪。 用第一層次行為描繪的系統(tǒng)構(gòu)造程序是很難直接映射到詳細(xì)邏輯元件構(gòu)造的， 要想得到硬件的詳細(xì)實(shí)現(xiàn)， 必須將行為方式描繪的HDL程序， 針對(duì)某一特定的邏輯綜合工具， 采用RTL方式描繪， 然后導(dǎo)出系統(tǒng)的邏輯表達(dá)式， 再用仿真工具對(duì)RTL方式描繪的程序進(jìn)展仿真。 假如仿真通過， 就可以利用邏輯綜合工具進(jìn)展綜合了。 第三層是邏輯綜合。 利用邏輯綜合工具， 可將RTL方式描繪的程序轉(zhuǎn)換成用根本邏輯元件表示的文件門級(jí)網(wǎng)絡(luò)表， 也可將綜合結(jié)果以邏輯原理圖方式輸出， 也就是說邏輯綜合結(jié)果相當(dāng)于在人

9、工設(shè)計(jì)硬件電路時(shí)， 根據(jù)系統(tǒng)要求畫出了系統(tǒng)的邏輯電原理圖。 此后再對(duì)邏輯綜合結(jié)果在門電路級(jí)上進(jìn)展仿真， 并檢查定時(shí)關(guān)系， 假如一切正常， 那么系統(tǒng)的硬件設(shè)計(jì)根本完畢， 假如在某一層上仿真發(fā)現(xiàn)問題， 就應(yīng)返回上一層， 尋找和修改相應(yīng)的錯(cuò)誤， 然后再向下繼續(xù)未完的工作。 由邏輯綜合工具產(chǎn)生門級(jí)網(wǎng)絡(luò)表后， 在最終完成硬件設(shè)計(jì)時(shí)， 還可以有兩種選擇： 一種是由自動(dòng)布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝， 定制ASIC芯片； 第二種是將網(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的PLD編程碼點(diǎn)， 利用PLD完成硬件電路的設(shè)計(jì)。 EDA自上而下的設(shè)計(jì)方法具有以下主要特點(diǎn)。 具有以下主要特點(diǎn)。 1 電路設(shè)計(jì)更趨合理 硬件

10、設(shè)計(jì)人員在設(shè)計(jì)硬件電路時(shí)使用PLD器件， 就可自行設(shè)計(jì)所需的專用功能模塊， 而無需受通用元器件的限制， 從而使電路設(shè)計(jì)更趨合理， 其體積和功耗也可大為縮小。 2 采用系統(tǒng)早期仿真 在自上而下的設(shè)計(jì)過程中， 每級(jí)都進(jìn)展仿真， 從而可以在系統(tǒng)設(shè)計(jì)早期發(fā)現(xiàn)設(shè)計(jì)存在的問題， 這樣就可以大大縮短系統(tǒng)的設(shè)計(jì)周期， 降低費(fèi)用。 3 降低了硬件電路設(shè)計(jì)難度 在使用傳統(tǒng)的硬件電路設(shè)計(jì)方法時(shí)， 往往要求設(shè)計(jì)人員設(shè)計(jì)電路前應(yīng)寫出該電路的邏輯表達(dá)式和真值表或時(shí)序電路的狀態(tài)表， 然后進(jìn)展化簡(jiǎn)等， 這一工作是相當(dāng)困難和繁雜的，特別是在設(shè)計(jì)復(fù)雜系統(tǒng)時(shí)， 工作量大也易出錯(cuò)， 如采用HDL語言， 就可免除編寫邏輯表達(dá)式或真值表

11、的過程， 使設(shè)計(jì)難度大幅度下降， 從而也縮短了設(shè)計(jì)周期。 4 主要設(shè)計(jì)文件是用HDL語言編寫的源程序 在傳統(tǒng)的硬件電路設(shè)計(jì)中， 最后形成的主要文件是電原理圖， 而采用HDL語言設(shè)計(jì)系統(tǒng)硬件電路時(shí)， 主要的設(shè)計(jì)文件是用HDL語言編寫的源程序。 假如需要， 也可以將HDL語言編寫的源程序轉(zhuǎn)換成電原理圖形式輸出。 用HDL語言的源程序作為歸檔文件有很多好處： 一是資料量小， 便于保存； 二是可繼承性好，當(dāng)設(shè)計(jì)其它硬件電路時(shí)， 可以使用文件中的某些庫、 進(jìn)程和過程程序； 三是閱讀方便，閱讀程序很容易看出某一硬件電路的工作原理和邏輯關(guān)系， 而閱讀電原理圖， 推知其工作原理需要較多的硬件知識(shí)和經(jīng)歷， 而且

12、看起來也不那么一目了然。 2.1.2 設(shè)計(jì)流程 可編程邏輯器件的設(shè)計(jì)是指利用EDA開發(fā)軟件和編程工具對(duì)器件進(jìn)展開發(fā)的過程。 高密度復(fù)雜可編程邏輯器件的設(shè)計(jì)流程如圖2.2所示， 它包括設(shè)計(jì)準(zhǔn)備， 設(shè)計(jì)輸入， 功能仿真， 設(shè)計(jì)處理， 時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟。 圖 2.2 可編程邏輯器件設(shè)計(jì)流程 設(shè) 計(jì) 準(zhǔn) 備設(shè)計(jì)輸入 原理圖 硬件描述語言 波形圖設(shè)計(jì)處理 優(yōu)化、綜合 適配、分割 布局、布線器 件 編 程器 件 測(cè) 試時(shí) 序 仿 真功 能 仿 真 1. 設(shè)計(jì)準(zhǔn)備 在系統(tǒng)設(shè)計(jì)之前， 首先要進(jìn)展方案論證、 系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。 設(shè)計(jì)人員根據(jù)任務(wù)要求， 如系統(tǒng)的功能和復(fù)雜度， 對(duì)工作

13、速度和器件本身的資源、 本錢及連線的可布性等方面進(jìn)展權(quán)衡， 選擇適宜的設(shè)計(jì)方案和適宜的器件類型。 一般采用自上而下的設(shè)計(jì)方法， 也可采用傳統(tǒng)的自下而上的設(shè)計(jì)方法。 2. 設(shè)計(jì)輸入 設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來， 并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。 設(shè)計(jì)輸入通常有以下幾種形式。 1 原理圖輸入方式 原理圖輸入方式是一種最直接的設(shè)計(jì)描繪方式， 要設(shè)計(jì)什么， 就從軟件系統(tǒng)提供的元件庫中調(diào)出來， 畫出原理圖， 這樣比較符合人們的習(xí)慣。 這種方式要求設(shè)計(jì)人員有豐富的電路知識(shí)及對(duì)PLD的構(gòu)造比較熟悉。 其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真， 便于信號(hào)的觀察和電路的調(diào)整； 缺點(diǎn)是效率低，

14、特別是產(chǎn)品有所改動(dòng)， 需要選用另外一個(gè)公司的PLD器件時(shí)， 就需要重新輸入原理圖，而采用硬件描繪語言輸入方式就不存在這個(gè)問題。 2 硬件描繪語言輸入方式 硬件描繪語言是用文本方式描繪設(shè)計(jì)， 它分為普通硬件描繪語言和行為描繪語言。 普通硬件描繪語言有ABEL、 CUR和LFM等， 它們支持邏輯方程、 真值表、 狀態(tài)機(jī)等邏輯表達(dá)方式， 主要用于簡(jiǎn)單PLD的設(shè)計(jì)輸入。 行為描繪語言是目前常用的高層硬件描繪語言， 主要有VHDL和Verilog HDL兩個(gè)IEEE標(biāo)準(zhǔn)。 其突出優(yōu)點(diǎn)有： 語言與工藝的無關(guān)性， 可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、 邏輯驗(yàn)證階段便確立方案的可行性； 語言的公開可利用性， 便于實(shí)現(xiàn)大

15、規(guī)模系統(tǒng)的設(shè)計(jì)； 具有很強(qiáng)的邏輯描繪和仿真功能， 而且輸入效率高， 在不同的設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常方便， 用不著對(duì)底層的電路和PLD構(gòu)造的熟悉。 3 波形輸入方式 波形輸入方式主要是用來建立和編輯波形設(shè)計(jì)文件， 以及輸入仿真向量和功能測(cè)試向量。 波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。 系統(tǒng)軟件可以根據(jù)用戶定義的輸入輸出波形自動(dòng)生成邏輯關(guān)系。 波形編輯功能還允許設(shè)計(jì)人員對(duì)波形進(jìn)展拷貝、 剪切、 粘貼、 重復(fù)與伸展， 從而可以用內(nèi)部節(jié)點(diǎn)、 觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件， 并將波形進(jìn)展組合， 顯示各種進(jìn)制的狀態(tài)值， 也可以將一組波形重疊到另一組波形上， 對(duì)兩組仿真結(jié)果進(jìn)展比較。 3. 功能

16、仿真 功能仿真也叫前仿真。 用戶所設(shè)計(jì)的電路必須在編譯之前進(jìn)展邏輯功能驗(yàn)證， 此時(shí)的仿真沒有延時(shí)信息， 對(duì)于初步的功能檢測(cè)非常方便。 仿真前， 要先利用波形編輯器和硬件描繪語言等建立波形文件和測(cè)試向量即將所關(guān)心的輸入信號(hào)組合成序列， 仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形， 從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。 假如發(fā)現(xiàn)錯(cuò)誤， 那么返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。 4. 設(shè)計(jì)處理 設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。 在設(shè)計(jì)處理過程中， 編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)展邏輯化簡(jiǎn)、 綜合優(yōu)化和適配， 最后產(chǎn)生編程用的編程文件。 1 語法檢查和設(shè)計(jì)規(guī)那么檢查 設(shè)計(jì)輸入完成后， 首先進(jìn)展語法檢查， 如原理圖中有

17、無漏連信號(hào)線， 信號(hào)有無雙重來源， 文本輸入文件中關(guān)鍵字有無輸錯(cuò)等各種語法錯(cuò)誤， 并及時(shí)列出錯(cuò)誤信息報(bào)告供設(shè)計(jì)人員修改， 然后進(jìn)展設(shè)計(jì)規(guī)那么檢驗(yàn)， 檢查總的設(shè)計(jì)有無超出器件資源或規(guī)定的限制， 并將編譯報(bào)告列出， 指明違背規(guī)那么情況以供設(shè)計(jì)人員糾正。 2 邏輯優(yōu)化和綜合 化簡(jiǎn)所有的邏輯方程或用戶自建的宏， 使設(shè)計(jì)所占用的資源最少。 綜合是根據(jù)設(shè)計(jì)功能和實(shí)現(xiàn)該設(shè)計(jì)的約束條件如面積、速度、功耗和本錢等,將設(shè)計(jì)轉(zhuǎn)換為滿足要求的電路設(shè)計(jì)方案，該方案必須同時(shí)滿足與其符合的的功能和約束條件。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件， 并使層次設(shè)計(jì)平面化。 3 適配和分割 確立優(yōu)化以后的邏輯能否與器

18、件中的宏單元和I/O單元適配， 然后將設(shè)計(jì)分割為多個(gè)便于識(shí)別的邏輯小塊形式映射到器件相應(yīng)的宏單元中。 假如整個(gè)設(shè)計(jì)較大， 不能裝入一片器件時(shí)， 可以將整個(gè)設(shè)方案分分割成多塊， 并裝入同一系列的多片器件中去。 分割可全自動(dòng)、 部分或全部用戶控制， 目的是使器件數(shù)目最少， 器件之間通信的引腳數(shù)目最少。 4 布局和布線 布局和布線工作是在上面的設(shè)計(jì)工作完成后由軟件自動(dòng)完成的， 它以最優(yōu)的方式對(duì)邏輯元件布局， 并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。 布線以后軟件自動(dòng)生成報(bào)告， 提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 5. 時(shí)序仿真 時(shí)序仿真又稱后仿真或延時(shí)仿真。 由于不同器件的內(nèi)部延時(shí)不一樣， 不同的布局布線方案也給延時(shí)造成不同的影響， 因此在設(shè)計(jì)處理以后， 對(duì)系統(tǒng)和各模塊進(jìn)展時(shí)序仿真， 分析其時(shí)序關(guān)系， 估計(jì)設(shè)計(jì)的性能， 以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的。 實(shí)際上這也是與實(shí)際器件工作情況根本一樣的仿真。 6. 器件編程測(cè)試 時(shí)序仿真完成后， 軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。 對(duì)EPLD/CPLD來說， 是產(chǎn)生熔絲圖文件， 即JED文件， 對(duì)于FPGA來說， 是產(chǎn)生位流數(shù)據(jù)文件Bitstream Generation， 然后將編程數(shù)據(jù)放到對(duì)應(yīng)的詳細(xì)可編程器件中去。 器件編程需要滿足一定的條件，