
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文檔簡介
1、FPGA是基于SRAM編程的,編程信息在系統(tǒng)掉電時會丟失,每次上電時,都需要從器件外部的FLASH或EEPROM中存儲的編程數(shù)據(jù)重現(xiàn)寫入內(nèi)部的SRAM中。FPGA在線加載需要有CPU的幫助,并且在加載前CPU已經(jīng)啟動并工作。FPGA的加載模式主要有以下幾種:1) .PS模式(PassiveSerialConfigurationMode)即被動申行加載模式。PS模式適合于邏輯規(guī)模小,對加載速度要求不高的FPGA加載場合。在此模式下,加載所需的配置時鐘信號CCLK由FPGA外部時鐘源或外部控制信號提供。另外,PS加載模式需要外部微控制器的支持。2) .AS模式(ActiveSerialConfig
2、urationMode),即主動申行加載模式。在AS模式下,F(xiàn)PGA主動從外部存儲設(shè)備中讀取邏輯信息來為自己進行配置,此模式的配置時鐘信號CCLK由FPGA內(nèi)部提供。3) .PP模式(PassiveParallelConfigurationMode)即被動并行加載模式。此模式適合于邏輯規(guī)模較大,對加載速度要求較高的FPGA加載場合。PP模式下,外部設(shè)備通過8bit并行數(shù)據(jù)線對FPGA進行邏輯加載,CCLK信號由外部提供。4) .BS模式(BoundaryScanConfigurationMode),即邊界掃描加載模式。也就是我們通常所說的JTAG加載模式。所有的FPGA芯片都有三個或四個加載模
3、式配置管腳,通過配置MESL0.3來選取不同的加載模式。首先來介紹下PS加載模式,各個廠商FPGA產(chǎn)品的PS加載端口定義存在一些差異,下面就對目前主流的三個FPGA廠商Altera,Xilinx,Lattice的PS加載方式進行介紹。Altera公司的FPGA產(chǎn)品PS加載接口如下圖所示。CONFiC_.DGUEnSTATGSAltcraFPGAnCEOCONFIGMSELODCLKMSEL1DATAOMSEL2MSEL3J1) .CONFIG_DONE:加載完成指示輸出信號,I/O接口,高有效,實際使用中通過4.7K電阻上拉到VCC,使其默認狀態(tài)為高電平,表示芯片已加載完畢,當FPGA正在加載
4、時,會將其驅(qū)動為低電平。2) .nSTATUS:芯片復位完成狀態(tài)信號,I/O接口,低有效,為低時表示可以接收來自外部的加載數(shù)據(jù)。實際使用中通過4.7K電阻上拉到VCC,使其默認狀態(tài)為高,表示不接收加載數(shù)據(jù)。3) .nCE:芯片使能管腳,輸入信號,低有效,表示芯片被使能。當nCE為高電平時,芯片為去使能狀態(tài),禁止對芯片進行任何操作。對于單FPGA芯片單板,nCE直接接GND即可,而對于多FPGA芯片單板,第一片芯片的nCE接GND,下一芯片的nCE接上一芯片的nCEO。4) .nCEO:使能輸出信號,當芯片加載完成時,該管腳輸出為低電平,未加載完成時輸出為高電平。對于單FPGA芯片單板,nCEO
5、懸空,對于多FPGA芯片單板,nCEO接下一芯片的nCE。5) .nCONFIG:6) 啟動加載輸入信號,低電平時表示外部要求FPGA需要重新加載,復位FPGA芯片,活空芯片中現(xiàn)有數(shù)據(jù)。實際使用中該管腳通過4.7K電阻上拉到VCC,使其默認狀態(tài)為高g.DCLK:加載數(shù)據(jù)參考時鐘。PS模式下為輸入,AS模式下為輸出。7) .DATA0:加載數(shù)據(jù)輸入,輸入信號。8) .MSEL0:3:加載模式配置管腳。控制加載模式。CPU數(shù)據(jù)投制端口,-=-串.仃加栽端nI/OI/OCPLD/所GAI/OCONFIG_DONEnTATUSnCBAlteraFPGAnCEOnCONFIGKSELODCLE瓦SEL1
6、DATAONSEL2MSEL3COtIGJONEnffTAIUS一r£E<己丁旦tFPGA血sCONHGMSELOIDCLKHSEL1EATAOMSBL9MSEL3上圖為利用CPU擴展I/O端口對多片F(xiàn)PGA進行PS加載的硬件連接實例。CPU可以利用自己的I/O端口來對FPGA進行直接加載,不過,由于CPU的I/O端口有限,在大多數(shù)情況下,都是利用擴展I/O端口,擴展器件可以是CPLD或FPGA,不過在大多數(shù)情況下都是CPLD。上圖為同步加載方案,兩片F(xiàn)PGA的nCE管腳都接GND,所以兩片F(xiàn)PGA的加載操作會同時開始和結(jié)束,此種設(shè)計方案適用于兩片F(xiàn)PGA來自同一個廠家,
7、并且邏輯數(shù)據(jù)相同。如果兩片F(xiàn)PGA白勺邏輯數(shù)據(jù)不同,則需要采取異步加載模式,如下圖所示。,CPU戮暇控制房口1/0I/OCPLD/FPGAI/O1/0I/OCONPIG_DONEnTATU3門耳AlteraFPGAKB??贑ONFIGISELODCLKMSEL1DATAOKSEL2MSEL3CONFIG_DONEnSTATUSnCEteraFPGA成EOCQHFICMSELO:DCLKMSEUDATA。MSEL2WSEL3如上圖所示,第一片芯片的nCE。輸出管腳與第二片芯片的nCE管腳連接,當?shù)谝黄酒虞d邏輯時,nCEO輸出高電平,將第二片芯片禁止,直到第一片芯片加載完成時,nCEO輸出低電
8、平,讓第二片芯片使能,然后開始接收加載數(shù)據(jù)。FPGA的加載流程1) .CPU的I/O端口或擴展I/O端口將FPGA的nCONFIG啟動加載輸入信號驅(qū)動為低,通知FPGA去完成加載前的準備工作(復位芯片,活空FPGA內(nèi)部數(shù)據(jù))。2) .FPGA完成準備工作,將nSTATUS芯片復位完成狀態(tài)信號信號驅(qū)動為低,表示準備工作已完成,可以接收加載數(shù)據(jù)。3) .CPU對FPGA加載邏輯,在此期間,F(xiàn)PGA將CONFIG_DONE加載完成信號驅(qū)動為低,表示正在加載。4) .加載完成后,F(xiàn)PGA將CONFIG_DONE驅(qū)動為高,通知CPU加載已完成。如果加載過程出現(xiàn)錯誤,需要重新加載的話,F(xiàn)PGA會將CONF
9、IG_DONE保持為低,通知CPU重新加載。Xilinx公司FPGA產(chǎn)品的邏輯加載端口信號跟Altera公司的有點差別,如下圖所示。DONEXilinsFPGAD_OITTPROG_BCCLKMlD_INH121) .DONE:加載完成指示信號,I/O信號,OD輸出,低有效,使用時需要上拉到VCC,此信號與Altera芯片的CONFIG_DONE信號功能相同。2) .INTI_B:I/O信號,OD輸出,在配置模式采樣之前,此信號為輸入,為低電平時,表示延遲配置。在配置模式采樣后,用于指示配置過程中是否有CRC錯誤,為低電平時表示有CRC錯誤。使用時需要上拉到VCC。3) .PROG_B:輸入信
10、號,低電平時,異步復位芯片,為接收加載數(shù)據(jù)作準備。與Altera芯片的nCONFIG信號功能相同。4) .CCLK:I/O信號,JTAG模式外的所有配置模式下的時鐘輸入。5) .D_IN:輸入信號,加載數(shù)據(jù)輸入,與CCLK信號的上升沿同步。6) .D_OUT:輸出信號,申行數(shù)據(jù)輸出。當FPGA芯片配置為bypass式時,D_IN可以直接透傳過芯片從D_OUT管腳輸出。Xilinx芯片PS加載的硬件連接方式同Altera芯片的相同,這里就不畫了,同樣的,Xilinx芯片多片加載時也支持同步和異步兩種方式。同步方式下,加載數(shù)據(jù)分別跟每一片F(xiàn)PGA芯片的D_IN信號連接。異步方式下,前一芯片的D_O
11、UT接后一芯片的D_IN,等前一芯片加載完畢后,切換到bypass模式,數(shù)據(jù)直接從D_OUT管腳透傳過去給后面一片芯片加載。Lattice公司的FPGA產(chǎn)品邏輯加載端口跟Xilinx很相似,如下圖所示。DOMEINTINLattiFPGADOUTPKOGRAKNCFGCiCCLKCFG*DICFG2CFG是加載模式配置管腳,PROGRAMN是加載控制管腳,輸入信號,低電平進入加載狀態(tài)。DI是加載數(shù)據(jù)輸入管腳,非加載狀態(tài)下可作為普通I/O端口使用。下面是LatticeFPGA芯片的PS和AS加載模式混合使用的實例,如下圖所示。vccvccMOMlM2DOUTLattlceFPGAASMOMlm2
12、DINCCLKDOUILatticeFPGAPSCCLKPROGRAMDINDONECPUSPICLKSPISII/OI/OI/OPROGRAMSDONEINTin如上圖所示,左邊的FPGA使用AS模式,通過CPU的SPI接口給自己加載邏輯,時鐘信號CCLK由左邊的FPGA提供,等左邊的FPGA加載完成后,它會作為主控制器給右邊的FPGA加載,此時的加載方式為PS模式oCPU通過I/O口與兩片F(xiàn)PGA的PROGRAMN管腳相連,可以控制加載的先后順序。PP加載模式Altera芯片的并行加載端口與申行加載差不多,只是數(shù)據(jù)寬度由1位增加到8位。Xilinx芯片的并行加載端口與申行加載端口相比,多出如下信號線:1) .數(shù)據(jù)寬度由1位增加到8位;2) .DOUT_BUSY:回讀數(shù)據(jù)Ready指示信號。3) .CS_B:芯片加載選擇管腳,低有效;4) .RPWD_B:讀寫控制信號,低電平為寫,高電平為讀。Lattice芯片的并行加載端口與申行加載端口相比,多處如下信號線:1) .CSN/CS1N:加載啟動信號,CSN或CS1N為高時,D7:0和BUSY變?yōu)楦?;CSN和CS1N同為高時,flow_through和bypass寄存器將被
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