基于FPGALVDS學(xué)習(xí)報(bào)告

1、基于FPGA的LVDS接口應(yīng)用 學(xué)習(xí)匯報(bào) 匯報(bào)人:張興1、什么是差分信號(hào)？n差分信號(hào)利用兩根導(dǎo)線來(lái)傳輸數(shù)據(jù)，我們主要研究低壓差分信號(hào)（Low Voltage Differential Signal，LVDS)。在正引線上，電流正向流動(dòng)，負(fù)引線構(gòu)成電流的返回通路，接收器僅僅給出兩傳輸線上的信號(hào)差,因此共模噪聲信號(hào)將被抑制掉。LVDS一般用恒流源驅(qū)動(dòng)器，在接收側(cè)一般是簡(jiǎn)單的 100 W電阻。LVDS電路工作原理圖LVDS工作原理解釋n當(dāng) A1、A2 開(kāi)通時(shí)，B1、B2 關(guān)閉，電流由驅(qū)動(dòng)器的 A1 流出，經(jīng)過(guò)傳輸線和電阻后從 A2 流回，當(dāng) B1、B2 打開(kāi)時(shí)，A1、A2 關(guān)閉，電流由驅(qū)動(dòng)器的 B1

2、 流出，經(jīng)過(guò)傳輸線和匹配電阻后從 B2 流回，由圖1可以看出兩種狀態(tài)的電流流向隨著狀態(tài)的翻轉(zhuǎn)而改變，在接收端采集到匹配電阻的壓降不同，從而產(chǎn)生了有效的邏輯“0”和邏輯“1”狀態(tài)。LVDS的優(yōu)點(diǎn)n高速高速 LVDS 信號(hào)一般只有 350400mV 的邏輯擺幅，較小的擺幅縮短了信號(hào)的轉(zhuǎn)換時(shí)間，因而實(shí)現(xiàn)了信號(hào)的高速傳輸，速度可達(dá)幾百M(fèi)bps。n低功耗低功耗 LVDS 的驅(qū)動(dòng)器是 3.5mA 的恒流源，它的終端壓降是 350mV，因此負(fù)載功耗只有 1.2mW。n低噪聲 差分信號(hào)傳輸模式比單端信號(hào)傳輸模式具有更強(qiáng)的共模輸入噪聲的抑制能力n低成本 簡(jiǎn)單的CMOS互補(bǔ)結(jié)構(gòu) 2、LVDS接口電路原理示意圖LV

3、DS接口電路連接圖DS92LV18框圖DS92LV18特點(diǎn)n1566 MHz 18:1/1:18 串行/解串器(2.376Gbps full duplex throughput)n3.3V供電n內(nèi)置鎖相環(huán)（PLL）nRobust BLVDS serial transmission across backplanes and cables for low EMIn具有各自的時(shí)鐘，使能端和電源端進(jìn)行獨(dú)立的發(fā)送和接收n熱插拔保護(hù)n低功率： 90mA (典型值) 發(fā)送 Bus LVDS 串行/解串器示意圖Bus LVDS SerDesnBus LVDS SerDes 非常靈活、高效。它們不需要特殊的訓(xùn)

4、練模板來(lái)實(shí)現(xiàn)鎖定，具有簡(jiǎn)單的終端技術(shù)，在時(shí)序方面的要求更為寬松，能支持熱插拔，并不限制發(fā)送到發(fā)射機(jī)的數(shù)據(jù)的類(lèi)型，其高效的編碼可以消除由于空閑等待或者逗號(hào)字符造成的互聯(lián)帶寬損失。DS25BR1203.125 Gbps LVDS Buffer with Transmit Pre-Emphasis（預(yù)加重）預(yù)加重n理論已經(jīng)證明,鑒頻器的輸出噪聲功率譜按頻率的平方規(guī)律增加。但是，許多實(shí)際的消息信號(hào)， 例如語(yǔ)言、音樂(lè)等，它們的功率譜隨頻率的增加而減小，其大部分能量集中在低頻范圍內(nèi)。這就造成消息信號(hào)高頻端的信噪比可能降到不能容許的程度。但是由于消息信號(hào)中較高頻率分量的能量小，很少有足以產(chǎn)生最大頻偏的幅度，

5、因此產(chǎn)生最大頻偏的信號(hào)幅度多數(shù)是由信號(hào)的低頻分量引起。平均來(lái)說(shuō)，幅度較小的高頻分量產(chǎn)生的頻偏小得多。所以調(diào)頻信號(hào)并沒(méi)有充分占用給予它的帶寬。因?yàn)檎{(diào)頻系統(tǒng)的傳輸帶寬是由需要傳送的消息信號(hào)（調(diào)制信號(hào)）的最高有效頻率和最大頻偏決定的。然而，接收端輸入的噪聲頻譜卻占據(jù)了整個(gè)調(diào)頻帶寬。這就是說(shuō)，在鑒頻器輸出端噪聲功率譜在較高頻率上已被加重了。 n為了抵消這種不希望有的現(xiàn)象，在調(diào)頻系統(tǒng)中人們普遍采用了一種叫做預(yù)加重和去加重措施，其中心思想是利用信號(hào)特性和噪聲特性的差別來(lái)有效地對(duì)信號(hào)進(jìn)行處理。即在噪聲引入之前采用適當(dāng)?shù)木W(wǎng)絡(luò)（預(yù)加重網(wǎng)絡(luò)），人為地加重（提升）發(fā)射機(jī)輸入調(diào)制信號(hào)的高頻分量。然后在接收機(jī)鑒頻器的輸

6、出端，再進(jìn)行相反的處理，即采用去加重網(wǎng)絡(luò)把高頻分量去加重，恢復(fù)原來(lái)的信號(hào)功率分布。在去加重過(guò)程中，同時(shí)也減小了噪聲的高頻分量，但是預(yù)加重對(duì)噪聲并沒(méi)有影響，因此有效地提高了輸出信噪比。 DS25BR120 特點(diǎn)n直流-3.125Gbps n低抖動(dòng)，高抗干擾性，低功率運(yùn)行nFour Levels of Transmit Pre-Emphasis （PE）Drive Lossy Backplanes and Cablesn片上100W電阻n在LVDS I/O引腳進(jìn)行7kV ESD（Electro-Static discharge ）測(cè)試，保護(hù)相鄰器件n 3 mm x 3 mm，8引腳WSON封裝DS

7、25BR120引腳框圖和預(yù)加重真值表Pin DiagramPre-Emphasis Truth TableDS25BR120應(yīng)用n時(shí)鐘和數(shù)據(jù)緩沖n金屬電纜驅(qū)動(dòng)nFR-4 驅(qū)動(dòng)n注：FR-4是PCB板的一種材料, FR-4是覆銅板中用量最大，用途最廣泛的一類(lèi)產(chǎn)品。DS25BR120典型應(yīng)用示意圖From：DS25BR120 3.125 Gbps LVDS Buffer with Transmit Pre-EmphasisDS25BR1103.125 Gbps LVDS Buffer with Receive EqualizationDS25BR110 特點(diǎn)n直流-3.125Gbps n低抖動(dòng)，高

8、抗干擾性，低功率運(yùn)行nFour Levels of Receive Equalization （Reduce ISI Jitter）n注：ISI是Inter System Interference縮寫(xiě)，其中文名：碼間干擾n片上100W電阻n在LVDS I/O引腳進(jìn)行7kV ESD（Electro-Static discharge ）測(cè)試，保護(hù)相鄰器件n 3 mm x 3 mm，8引腳WSON封裝DS25BR110引腳框圖和控制引腳真值表Control Pins (EQ0 and EQ1) Truth TablesPin DiagramDS25BR110應(yīng)用n時(shí)鐘和數(shù)據(jù)緩沖n金屬電纜均衡（Met

9、allic Cable Equalization）nFR-4 均衡（FR-4 Equalization）DS25BR110典型應(yīng)用示意圖From：DS25BR110 3.125 Gbps LVDS Buffer with Receive Equalization總結(jié)nDS25BR120 的特點(diǎn)是four levels of pre-emphasis(PE)， 是最優(yōu)的驅(qū)動(dòng)設(shè)備nDS25BR110 的特點(diǎn)是four levels of receive equalization（EQ),是最理想的接收設(shè)備DS25BR100nDS25BR100的特點(diǎn)是both pre-emphasis（PE） an

10、d receive equalization(RE)，是最理想的中繼設(shè)備（repeater device）nThe repeater device repeats a signal between the transmission device and the reception device, and includes an equalizer amplifier that amplifies a signal that is received from the transmission device or another repeater device. DS25BR100 典型應(yīng)用示意圖

11、設(shè)備信息總結(jié)總體結(jié)構(gòu)設(shè)計(jì)方案From:基于的多路的板卡設(shè)計(jì)與實(shí)現(xiàn)DS90LV001n以數(shù)字式的LVDS I/O 來(lái)對(duì)整個(gè)印刷電路板（PCB）進(jìn)行驅(qū)動(dòng)，則信號(hào)品質(zhì)將變得很差，因而在靠近插件的位置加入LVDS信號(hào)緩沖器DS90LV001，以最大限度減少信號(hào)傳輸距離所帶來(lái)的信號(hào)衰減。nDS90LV001 是一種 800 Mbps 單 LVDS/LVPECL 到 LVDS 緩沖器，其封裝小至 33 mm。3、LVDS的常見(jiàn)總線結(jié)構(gòu)3.1 Point-to-Pointn單向的點(diǎn)到點(diǎn)總線是最簡(jiǎn)單的形式，總線上只有一個(gè)驅(qū)動(dòng)器和一個(gè)接收器。如果采用這種構(gòu)形而且需要進(jìn)行雙向通信，則需要增加一條路徑。n優(yōu)點(diǎn)： 可

12、實(shí)現(xiàn)同時(shí)傳輸 不間斷的、開(kāi)機(jī)狀態(tài)下的插拔 清晰直接的電信號(hào)路徑 最高的速度n缺點(diǎn)： 成本高3.2 Multidropn多落點(diǎn)總線具有一個(gè)驅(qū)動(dòng)器，同一總線上有多個(gè)接收器，這里的通信同樣也是單向的。n優(yōu)點(diǎn)： 互聯(lián)數(shù)更少 無(wú)需中央交換芯片 可以實(shí)現(xiàn)數(shù)據(jù)的串行化 引線更少，連接器更小。n缺點(diǎn)： 電氣路徑有一定的復(fù)雜性 開(kāi)機(jī)狀態(tài)下的插拔很棘手信號(hào)分發(fā)問(wèn)題n對(duì)LVDS信號(hào)進(jìn)行分發(fā)處理，即將一路LVDS信號(hào)發(fā)送到多個(gè)接收器件，是我們經(jīng)常會(huì)用到的。n直接連接方式n采用專(zhuān)用芯片對(duì)LVDS信號(hào)進(jìn)行處理直接連接方式在信號(hào)速率不高（155Mbps）時(shí)，這種聯(lián)接方式是可以的。當(dāng)信號(hào)速度過(guò)高時(shí)候，容易導(dǎo)致信號(hào)反射；由于避

13、免不了過(guò)孔的存在，也影響傳輸質(zhì)量，高速時(shí)不要采用這種方式。另外，要注意的一點(diǎn)是，終端匹配電阻應(yīng)該是一個(gè)電阻，100歐左右，這個(gè)電阻一定要在最遠(yuǎn)的接收器輸入端。若每個(gè)接收器輸入端都短接上一個(gè)100歐的匹配，將大大降低抗噪容限，抗干擾能力將下降。采用分發(fā)芯片DS90LV110TLVDS分發(fā)芯片DS90LV110T，具有最大為1：10的分發(fā)能力，10路輸出共用一個(gè)門(mén)控端。3.3 Multipointn多點(diǎn)或者共享總線構(gòu)形是最靈活的構(gòu)型，同一總線上具有多個(gè)驅(qū)動(dòng)器和接收器，但是任意時(shí)刻只有一個(gè)驅(qū)動(dòng)器被激活，因此傳輸是雙向半雙工式的。n優(yōu)點(diǎn)：成本低n缺點(diǎn)： 一次只能進(jìn)行一次會(huì)話 開(kāi)機(jī)狀態(tài)下的插拔復(fù)雜棘手

14、信號(hào)傳輸路徑錯(cuò)綜復(fù)雜3.4 不同總線結(jié)構(gòu)的性能點(diǎn)到點(diǎn)的連接結(jié)構(gòu)可以在高達(dá)芯片組最大的性能指標(biāo)的情況下工作，這也取決于互聯(lián)是否支持那么高的速度。4、Spartan-6 系列FPGA 器件特點(diǎn)總結(jié)From:Spartan-6 Family Overview, Table 1 Spartan-6 系列器件封裝和最大可用I/O數(shù)From：From:Spartan-6 Family Overview, Table 2Virtex-6 系列FPGA 器件特點(diǎn)總結(jié)From :Virtex-6 Family Overview, table 1Virtex-6 LXT and SXT FPGA 器件封裝和最大可

15、用I/O數(shù)From :Virtex-6 Family Overview, table 2Spartan-6與Virtex-6的區(qū)別n輸入輸出nSpartan-6的I/O 引腳的數(shù)量在 102 -576 之間，引腳最高電壓為3.3V。nVirtex-6的I/O 引腳數(shù)量在 240 1200 之間，引腳最高電壓為2.5V。時(shí)鐘管理n每個(gè) Spartan-6 FPGA 都具備多達(dá) 6 個(gè)時(shí)鐘管理并列式窗口（CMT），每個(gè) CMT 由兩個(gè) DCM 和一個(gè) PLL 構(gòu)成。n每個(gè) Virtex-6 FPGA 都有多達(dá) 9 個(gè)時(shí)鐘管理并列式窗口 (CMT)，每個(gè)又包括兩個(gè) PLL 型混合模式時(shí)鐘管理器 (M

16、MCM)全局時(shí)鐘網(wǎng)絡(luò)n每個(gè) Spartan-6 FPGA 都提供了 16 條全局時(shí)鐘線路，不僅具有最大的扇出，而且還能夠到達(dá)每一個(gè)觸發(fā)器時(shí)鐘輸入端。n在每個(gè) Virtex-6 FPGA 中，32 個(gè)全局時(shí)鐘線路可提供最高扇出，能抵達(dá)所有觸發(fā)器時(shí)鐘端、時(shí)鐘使能端、置位/復(fù)位端以及眾多邏輯輸入端。Block RAMn每個(gè) Spartan-6 FPGA 都具有 12268 個(gè)雙端口 Block RAM，每一個(gè)的存儲(chǔ)容量為 18Kb。n每個(gè) Virtex-6 FPGA 都有 156 1064 個(gè)雙端口 Block RAM，每個(gè)存儲(chǔ)容量為 36 Kb?？删幊虜?shù)據(jù)位寬nSpartan-6每個(gè)端口都可配置為

17、 16Kx1、8Kx2、4Kx4、2Kx9（或 8）、1Kx18（或 16），或 512x36（或 32）。nSpartan-6可將每個(gè) Block RAM 分為兩個(gè)完全獨(dú)立的 9Kb Block RAMnVirtex-6每個(gè)端口都可以配置為 32K 1、16K 2、8K 4、4K 9（或 8）、2K 18（或 16）、1K 36（或 32）或 512 72（或 64。nVirtex-6 每個(gè) Block RAM 可拆分為完全獨(dú)立的兩個(gè) 18 Kb Block RAM低功耗千兆位收發(fā)器n所有 Spartan-6 LXT 器件都采用 2 - 8 千兆的收發(fā)器電路。nVirtex-6 所有器件（除

18、了一個(gè)型號(hào)以外）都有可支持 8 72 千兆位收發(fā)器5、PCI外設(shè)互聯(lián)標(biāo)準(zhǔn)(Peripheral Component Interconnect )nPCI是一種由英特爾公司1991年推出的用于定義局部總線的標(biāo)準(zhǔn)。 nPCI總線系統(tǒng)要求有一個(gè)PCI控制卡，它必須安裝在一個(gè)PCI插槽內(nèi)。根據(jù)實(shí)現(xiàn)方式不同，PCI控制器可以與CPU一次交換32位或64位數(shù)據(jù)，它允許智能PCI輔助適配器利用一種總線主控技術(shù)與CPU并行地執(zhí)行任務(wù)。PCI允許多路復(fù)用技術(shù)，即允許一個(gè)以上的電子信號(hào)同時(shí)存在于總線之上。n普通PCI總線帶寬一般為132MB/s(在32bit/33Mhz下)或者264MB/s（在32bit/66Mhz下） PCI-ExpressnPCI Express是新一代的總線接口。早在2001年的春季，英特爾公司就提出了要用新一代的技術(shù)取代PCI總線和多種芯片的內(nèi)部連接，并稱(chēng)之為第三代I/O總線技術(shù)。nPCI Express的主要優(yōu)勢(shì)就是數(shù)據(jù)傳輸速率高，目前最高的16X 2.0版本可達(dá)到10GB/s，而且還有相當(dāng)大的發(fā)展?jié)摿?。PCI Express也有多種規(guī)格，從PCI Express 1X到PCI Express 16X，能滿足一定時(shí)間內(nèi)出現(xiàn)的低速設(shè)備和高速設(shè)備的需求。PCI-Expre