計(jì)算機(jī)組成原理實(shí)驗(yàn)報(bào)告

1、精選優(yōu)質(zhì)文檔-傾情為你奉上計(jì)算機(jī)組織與體系結(jié)構(gòu)實(shí) 驗(yàn) 報(bào) 告評(píng) 語(yǔ)：成績(jī)教 師： 年 月 日班 級(jí)： _學(xué) 號(hào)： _姓 名： _實(shí)驗(yàn)地點(diǎn)： E-區(qū) 311 _實(shí)驗(yàn)時(shí)間： 第三批 實(shí)驗(yàn)一 存儲(chǔ)器實(shí)驗(yàn)1FPGA中LPM_ROM定制與讀出實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?、掌握FPGA中l(wèi)pm_ROM的設(shè)置，作為只讀存儲(chǔ)器ROM的工作特性和配置方法。2、用文本編輯器編輯mif文件配置ROM，學(xué)習(xí)將程序代碼以mif格式文件加載于lpm_ROM中；3、在初始化存儲(chǔ)器編輯窗口編輯mif文件配置ROM；4、驗(yàn)證FPGA中mega_lpm_ROM的功能。二實(shí)驗(yàn)原理ALTERA的FPGA中有許多可調(diào)用的LPM (Library

2、Parameterized Modules)參數(shù)化的模塊庫(kù)，可構(gòu)成如lpm_rom、lpm_ram_io、lpm_fifo、lpm_ram_dq的存儲(chǔ)器結(jié)構(gòu)。CPU中的重要部件，如RAM、ROM可直接調(diào)用他們構(gòu)成，因此在FPGA中利用嵌入式陣列塊EAB可以構(gòu)成各種結(jié)構(gòu)的存儲(chǔ)器，lpm_ROM是其中的一種。lpm_ROM有5組信號(hào)：地址信號(hào)address 、數(shù)據(jù)信號(hào)q 、時(shí)鐘信號(hào)inclock、outclock、允許信號(hào)memenable，其參數(shù)都是可以設(shè)定的。由于ROM是只讀存儲(chǔ)器，所以它的數(shù)據(jù)口是單向的輸出端口，ROM中的數(shù)據(jù)是在對(duì)FPGA現(xiàn)場(chǎng)配置時(shí)，通過(guò)配置文件一起寫(xiě)入存儲(chǔ)單元的。圖3-1

3、-1中的lpm_ROM有3組信號(hào)：inclk輸入時(shí)鐘脈沖；q23.0lpm_ROM的24位數(shù)據(jù)輸出端；a5.0lpm_ROM的6位讀出地址。實(shí)驗(yàn)中主要應(yīng)掌握以下三方面的內(nèi)容： lpm_ROM的參數(shù)設(shè)置； lpm_ROM中數(shù)據(jù)的寫(xiě)入，即LPM_FILE初始化文件的編寫(xiě)； lpm_ROM的實(shí)際應(yīng)用，在GW48_CP+實(shí)驗(yàn)臺(tái)上的調(diào)試方法。三實(shí)驗(yàn)步驟（1）用圖形編輯，進(jìn)入mega_lpm元件庫(kù)，調(diào)用lpm_rom元件，設(shè)置地址總線(xiàn)寬度address和數(shù)據(jù)總線(xiàn)寬度q，分別為6位和24位,并添加輸入輸出引腳，如圖3-1-1設(shè)置和連接。（2）設(shè)置圖3-1-1為工程。（3）在設(shè)置lpm_rom數(shù)據(jù)參數(shù)選擇項(xiàng)l

4、pm_file的對(duì)應(yīng)窗口中（圖3-1-2），用鍵盤(pán)輸入lpm_ROM配置文件的路徑（rom_a.mif），然后設(shè)置在系統(tǒng)ROM/RAM讀寫(xiě)允許，以便能對(duì)FPGA中的ROM在系統(tǒng)讀寫(xiě)。(4) 用初始化存儲(chǔ)器編輯窗口編輯lpm_ROM配置文件（文件名.mif）。這里預(yù)先給出后面將要用到的微程序文件：rom_a.mif 。rom_a.mif中的數(shù)據(jù)是微指令碼（圖3-1-3）。（5）全程編譯。（6）下載SOF文件至FPGA，改變lpm_ROM的地址a5.0，外加讀脈沖，通過(guò)實(shí)驗(yàn)臺(tái)上的數(shù)碼管比較讀出的數(shù)據(jù)是否與初始化數(shù)據(jù)(rom_a.mif中的數(shù)據(jù))一致。圖3-1-1 lpm_ROM的結(jié)構(gòu)圖圖3-1-2

5、 設(shè)置在系統(tǒng)ROM/RAM讀寫(xiě)允許四、實(shí)驗(yàn)結(jié)果 通過(guò)電路板1，2鍵的輸入和模式鍵的選擇進(jìn)行操作驗(yàn)證 實(shí)驗(yàn)二 運(yùn)算器實(shí)驗(yàn)1算術(shù)邏輯運(yùn)算實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?. 了解簡(jiǎn)單運(yùn)算器的數(shù)據(jù)傳輸通路。2. 驗(yàn)證運(yùn)算功能發(fā)生器的組合功能。3. 掌握算術(shù)邏輯運(yùn)算加、減、與的工作原理。4. 驗(yàn)證實(shí)驗(yàn)臺(tái)運(yùn)算的8位加、減、與、直通功能。5. 按給定數(shù)據(jù)，完成幾種指定的算術(shù)和邏輯運(yùn)算。二實(shí)驗(yàn)內(nèi)容1實(shí)驗(yàn)原理算術(shù)邏輯單元ALU的數(shù)據(jù)通路如圖2-1所示。其中運(yùn)算器ALU181根據(jù)74LS181的功能用VHDL硬件描述語(yǔ)言編輯而成，構(gòu)成8位字長(zhǎng)的ALU。參加運(yùn)算的兩個(gè)8位數(shù)據(jù)分別為A7.0和B7.0，運(yùn)算模式由S3.0的16種組合

6、決定，而S3.0的值由4位2進(jìn)制計(jì)數(shù)器LPM_COUNTER產(chǎn)生，計(jì)數(shù)時(shí)鐘是Sclk（圖2-1）；此外，設(shè)M=0，選擇算術(shù)運(yùn)算，M=1為邏輯運(yùn)算，CN為低位的進(jìn)位位；F7.0為輸出結(jié)果，CO為運(yùn)算后的輸出進(jìn)位位。兩個(gè)8位數(shù)據(jù)由總線(xiàn)IN7.0分別通過(guò)兩個(gè)電平鎖存器74373鎖入，ALU功能如表2-1所示。表2-1ALU181的運(yùn)算功能選擇端高電平作用數(shù)據(jù)S3 S2 S1 S0M=HM=L 算術(shù)操作邏輯功能Cn=L（無(wú)進(jìn)位）Cn=H（有進(jìn)位）0 0 0 00 0 0 1加10 0 1 0+10 0 1 1減1（2的補(bǔ)碼）0 1 0 0加10 1 0 1加加+10 1 1 00 1 1 11 0 0

7、 0加11 0 0 1加11 0 1 0加11 0 1 11 1 0 0*1 1 0 1加11 1 1 0加11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是邏輯或，“加”是算術(shù)加注2、在借位減法表達(dá)上，表2-1與標(biāo)準(zhǔn)的74181的真值表略有不同。三實(shí)驗(yàn)步驟（1）設(shè)計(jì)ALU元件在Quartus II 環(huán)境下，用文本輸入編輯器Text Editor輸入ALU181.VHD算術(shù)邏輯單元文件，編譯VHDL文件，并將ALU181.VHD文件制作成一個(gè)可調(diào)用的原理圖元件。其中VHDL語(yǔ)言如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IE

8、EE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); M : IN STD_LOGIC; CN : IN STD_LOGIC; CO : OUT STD_LOGIC );END ALU181;ARCHITECTURE behav OF ALU181 IS

9、SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0);BEGIN A9 <= '0' & A ; B9 <= '0' & B ; PROCESS(M,CN,A9,B9) BEGIN CASE S IS WHEN "0000" => IF M='0' THEN F9<=A9 + CN ; ELSE F

10、9<=NOT A9; END IF; WHEN "0001" => IF M='0' THEN F9<=(A9 or B9) + CN ; ELSE F9<=NOT(A9 OR B9); END IF; WHEN "0010" => IF M='0' THEN F9<=(A9 or (NOT B9)+ CN ; ELSE F9<=(NOT A9) AND B9; END IF; WHEN "0011" => IF M='0' THEN F9

11、<= "" - CN ; ELSE F9<="" END IF; WHEN "0100" => IF M='0' THEN F9<=A9+(A9 AND NOT B9)+ CN ; ELSE F9<=NOT (A9 AND B9); END IF; WHEN "0101" => IF M='0' THEN F9<=(A9 or B9)+(A9 AND NOT B9)+CN ; ELSE F9<=NOT B9; END IF; WHEN

12、"0110" => IF M='0' THEN F9<=(A9 - B9) - CN ; ELSE F9<=A9 XOR B9; END IF; WHEN "0111" => IF M='0' THEN F9<=(A9 or (NOT B9) - CN ; ELSE F9<=A9 and (NOT B9); END IF; WHEN "1000" => IF M='0' THEN F9<=A9 + (A9 AND B9)+CN ; ELSE

13、 F9<=(NOT A9)and B9; END IF; WHEN "1001" => IF M='0' THEN F9<=A9 + B9 + CN ; ELSE F9<=NOT(A9 XOR B9); END IF; WHEN "1010" => IF M='0' THEN F9<=(A9 or(NOT B9)+(A9 AND B9)+CN ; ELSE F9<=B9; END IF; WHEN "1011" => IF M='0' TH

14、EN F9<=(A9 AND B9)- CN ; ELSE F9<=A9 AND B9; END IF; WHEN "1100" => IF M='0' THEN F9<=(A9 + A9) + CN ; ELSE F9<= "" END IF; WHEN "1101" => IF M='0' THEN F9<=(A9 or B9) + A9 + CN ; ELSE F9<=A9 OR (NOT B9); END IF; WHEN "1110&q

15、uot; => IF M='0' THEN F9<=(A9 or (NOT B9) +A9) + CN ; ELSE F9<=A9 OR B9; END IF; WHEN "1111" => IF M='0' THEN F9<=A9 - CN ; ELSE F9<=A9 ; END IF; WHEN OTHERS => F9<= "" ; END CASE; END PROCESS; F<= F9(7 DOWNTO 0) ; CO <= F9(8) ;END be

16、hav;（2）以原理圖方式建立頂層文件工程選擇圖形方式。根據(jù)圖2-1輸入實(shí)驗(yàn)電路圖，從Quartus II的基本元件庫(kù)中將各元件調(diào)入圖形編輯窗口、連線(xiàn)，添加輸入輸出引腳。將所設(shè)計(jì)的圖形文件ALU.bdf保存到原先建立的文件夾中，將當(dāng)前文件設(shè)置成工程文件，以后的操作就都是對(duì)當(dāng)前工程文件進(jìn)行的。（3）器件選擇選擇Cyclone系列，在Devices中選擇器件EP1C6QC240C8。編譯，引腳鎖定，再編譯。引腳鎖定后需要再次進(jìn)行編譯，才能將鎖定信息確定下來(lái)，同時(shí)生成芯片編程/配置所需要的各種文件。（4）芯片編程Programming（可以直接選擇光盤(pán)中的示例已完成的設(shè)計(jì)進(jìn)行驗(yàn)證實(shí)驗(yàn)）打開(kāi)編程窗口。

17、將配置文件ALU.sof下載進(jìn)GW48系列現(xiàn)代計(jì)算機(jī)組成原理系統(tǒng)中的FPGA中。（5）選擇實(shí)驗(yàn)系統(tǒng)的電路模式是NO.0，驗(yàn)證ALU的運(yùn)算器的算術(shù)運(yùn)算和邏輯運(yùn)算功能根據(jù)表2-1，從鍵盤(pán)輸入數(shù)據(jù)A7.0和B7.0，并設(shè)置S3.0、M、Cy，驗(yàn)證ALU運(yùn)算器的算術(shù)運(yùn)算和邏輯運(yùn)算功能，記錄實(shí)驗(yàn)數(shù)據(jù)。圖2-1 算術(shù)邏輯單元ALU實(shí)驗(yàn)原理圖四實(shí)驗(yàn)過(guò)程（1）按圖2-1所示，在本驗(yàn)證性示例中用數(shù)據(jù)選擇開(kāi)關(guān)（鍵3控制）的高/低電平選擇總線(xiàn)通道上的8位數(shù)據(jù)進(jìn)入對(duì)應(yīng)的74373中；即首先將鍵3輸入高電平，用鍵2、鍵1分別向A7.0 置數(shù)（55H），這時(shí)在數(shù)碼管4/3上顯示輸入的數(shù)據(jù)（55H）；然后用鍵3輸入低電平，

18、再用鍵2、鍵1分別向B7.0置數(shù)（AAH），這時(shí)在數(shù)碼管2/1上顯示輸入的數(shù)據(jù)（AAH）；這時(shí)表示在圖2-1中的兩個(gè)74373鎖存器中分別被鎖入了加數(shù)55H和被加數(shù)AAH?？呻p擊圖2-1的ALU181元件，了解其VHDL描述。（2）設(shè)定鍵8為低電平，即M=0（允許算術(shù)操作），鍵6控制時(shí)鐘SCLK，可設(shè)置表2-1的S3.0=0 F?，F(xiàn)連續(xù)按動(dòng)鍵6，設(shè)置操作方式選擇S3.0=9（加法操作），使數(shù)碼管8顯示9，以驗(yàn)證ALU的算術(shù)運(yùn)算功能： 當(dāng)鍵7設(shè)置cn=0（最低位無(wú)進(jìn)位）時(shí)，數(shù)碼管7/6/5=0FF（55H+AAH=0FFH）；當(dāng)鍵7設(shè)置cn=1（最低位有進(jìn)位）時(shí)，數(shù)碼管7/6/5=100（55H

19、+AAH+1=100H）；（3）若設(shè)定鍵8為高電平，即M=1，鍵KEY6控制時(shí)鐘SCLK，設(shè)置S3.0=0F，KEY7設(shè)置cn=0或cn=1，驗(yàn)證ALU的邏輯運(yùn)算功能，并記錄實(shí)驗(yàn)數(shù)據(jù)。 (4) 驗(yàn)證ALU181的算術(shù)運(yùn)算和邏輯運(yùn)算功能，ALU181模塊功能可參照表2-1。五、實(shí)驗(yàn)結(jié)果表2-2S3 S2 S1 S0A7.0B7.0算術(shù)運(yùn)算 M=0邏輯運(yùn)算（M=1）cn=0（無(wú)進(jìn)位）cn=1（有進(jìn)位）0000AA55F=（ AA ） F=（ AB ） F=（ 55 ） 0001AA55F=（ FF ） F=（ 00 ） F=（ 00 ） 0010AA55F=（ AA ） F=（ AB ） F=（

20、55 ） 0011AA55F=（ 00 ） F=（ FF ） F=（ 00 ） 0100FF01F=（ FD ） F=（ FE ） F=（ FE ） 0101FF01F=（ FD ） F=（ FE ） F=（ FE ） 0110FF01F=（ FE ） F=（ FD ） F=（ FE ） 0111FF01F=（ FF ） F=（ FE ） F=（ FE ） 1000FFFFF=（ FE ） F=（ FF ） F=（ 00 ） 1001FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1010FFFFF=（ FE） F=（ FF ） F=（ FF ） 1011FFFFF=（ FF ）

21、 F=（ FE ） F=（ FF ） 11005501F=（ AA ） F=（ AB ） F=（ 01 ） 11015501F=（ AA ） F=（ AB ） F=（ FF ） 11105501F=（ 54 ） F=（ 55 ） F=（ 55 ） 11115501F=（ 55 ） F=（ 54 ） F=（ 55 ） 六、實(shí)驗(yàn)心得掌握了運(yùn)算器的傳輸和計(jì)算方法。 實(shí)驗(yàn)三 時(shí)序與數(shù)據(jù)通路實(shí)驗(yàn) 節(jié)拍脈沖發(fā)生器時(shí)序電路實(shí)驗(yàn) 在計(jì)算機(jī)中，機(jī)器指令的執(zhí)行一般分三個(gè)階段：取指令、分析指令、執(zhí)行指令。每一階段的執(zhí)行都需要耗費(fèi)一定的時(shí)間。到目前為止，無(wú)論采用什么樣的控制器結(jié)構(gòu)（如流水、矩陣等），上述三個(gè)階段都不能

22、完全并行，總是有一定的執(zhí)行順序。如何控制這個(gè)順序，安排各階段的執(zhí)行時(shí)間，決定何時(shí)那些部件動(dòng)作等等，都由控制器中的時(shí)序電路部件來(lái)控制使其周而復(fù)始的、有條不紊的工作。這一單元實(shí)驗(yàn)內(nèi)容就是設(shè)計(jì)控制器中的時(shí)序電路部件。一.實(shí)驗(yàn)?zāi)康?(1)掌握節(jié)拍脈沖發(fā)生器的設(shè)計(jì)方法和工作原理. (2)理解節(jié)拍脈沖發(fā)生器的工作原理.二.實(shí)驗(yàn)原理單步節(jié)拍發(fā)生電路圖所示的單步運(yùn)行電路。該電路每當(dāng)RST1出現(xiàn)一個(gè)負(fù)脈沖后，僅輸出一組T1、T2、T3、T4節(jié)拍信號(hào)，直到RST1出現(xiàn)下一個(gè)負(fù)脈沖，波形如圖所示。示例工程文件是T5.bdf。硬件實(shí)驗(yàn)驗(yàn)證方法如圖所示，下載T5.SOF 文件，選擇實(shí)驗(yàn)?zāi)Ｊ?，Clock0接4Hz（選擇

23、范圍是1Hz-50MH），鍵8控制RST1。每出現(xiàn)一個(gè)負(fù)脈沖，發(fā)光管1、2、3、4分別顯示T1、T2、T3、T4的輸出電平一次節(jié)拍脈沖發(fā)生器的工作原理圖T1T4以及CLK1 ,RST1的工作波形如圖,示例工程文件是T4.bdf.硬件實(shí)驗(yàn)驗(yàn)證方法如圖4-1-1所示,選擇實(shí)驗(yàn)?zāi)Ｊ?,Clock0接4Hz,鍵8控制RST1,高電平時(shí)可以看到,發(fā)光管1,2,3,4分別顯示T1,T2,T3,T4的輸出電平 實(shí)驗(yàn)四 微控制器實(shí)驗(yàn) 程序計(jì)數(shù)器PC與地址寄存器AR實(shí)驗(yàn)一.實(shí)驗(yàn)?zāi)康?1.掌握地址單元的工作原理. 2.掌握的兩種工作方式,加1計(jì)數(shù)和重裝計(jì)數(shù)器初值的實(shí)現(xiàn)方法. 3.掌握地址寄存器從程序計(jì)數(shù)器獲得數(shù)據(jù)

24、和從內(nèi)部總線(xiàn)獲得數(shù)據(jù)的實(shí)現(xiàn)方法.二.實(shí)驗(yàn)原理 地址單元主要有三部分組成:地址寄存器和多路開(kāi)關(guān). 程序計(jì)數(shù)器PC用以指出下一條指令在主存中的存放地址,CPU正是根據(jù)PC的內(nèi)容去存取指令的.因程序中指令是順序執(zhí)行的,所以PC有自增的功能.在LDPC信號(hào)的作用下可以預(yù)置計(jì)數(shù)器的初值.當(dāng)LDPC為高電平時(shí),計(jì)數(shù)器裝入data 端輸入的數(shù)據(jù).aclr是計(jì)數(shù)器的清0端,高電平有效(高電平清零);aclr為低電平時(shí),允許計(jì)數(shù)器正常計(jì)數(shù).程序計(jì)數(shù)器電路圖地址寄存器AR(74273)鎖存訪(fǎng)問(wèn)內(nèi)存SRM的地址.273中的地址來(lái)自?xún)蓚€(gè)渠道.一是程序計(jì)數(shù)器PC的輸出,通常是下一條指令的地址;二是來(lái)自于內(nèi)部數(shù)據(jù)總線(xiàn)的數(shù)

25、據(jù),通常是被訪(fǎng)問(wèn)操作數(shù)的地址.為了實(shí)現(xiàn)對(duì)兩路輸入數(shù)據(jù)的切換,在FPGA的內(nèi)部通過(guò)總線(xiàn)多路開(kāi)關(guān)BUSMUX進(jìn)行選擇.LDAR與多路選擇器的sel相連,當(dāng)LDAR為低電平,選擇程序計(jì)數(shù)器的輸出;當(dāng)LDAR為高電平時(shí),選擇內(nèi)部數(shù)據(jù)總線(xiàn)的數(shù)據(jù).程序計(jì)數(shù)器仿真波形三.實(shí)驗(yàn)步驟 1.按照?qǐng)D42-1程序計(jì)數(shù)器的原理圖編輯,輸入電路,實(shí)驗(yàn)臺(tái)選擇模式0.對(duì)輸入原理圖進(jìn)行編譯,引腳鎖定,并下載到實(shí)驗(yàn)臺(tái).示例工程文件是PC_unit.bdf.硬件實(shí)驗(yàn)方法實(shí)驗(yàn)驗(yàn)證.實(shí)驗(yàn)說(shuō)明:(1).下載pc_unit.sof;(2).用模式鍵選模式”0”,再按一次右側(cè)的復(fù)位鍵;(3).用鍵2和鍵1可輸入8位總線(xiàn)數(shù)據(jù)B7.0,CLR(

26、鍵5)按2次(01-0),產(chǎn)生一正脈沖,高電平清零;LDAR(鍵6)=0時(shí),BUSMUX輸出程序計(jì)數(shù)器PC的值;LDAR=1時(shí),BUSMUX輸出B7.0總線(xiàn)數(shù)據(jù).LDPC(鍵7):程序計(jì)數(shù)器PC預(yù)置控制端,當(dāng)LDPC=1時(shí),將B7.0總線(xiàn)數(shù)據(jù)裝入程序計(jì)數(shù)器PC;當(dāng)LDPC=0時(shí),程序計(jì)數(shù)器PC處于計(jì)數(shù)激動(dòng)工作狀態(tài),對(duì)T4進(jìn)行計(jì)數(shù);T4(鍵8):程序計(jì)數(shù)器PC的計(jì)數(shù)器PC的計(jì)數(shù)時(shí)鐘CLK,鍵8按動(dòng)兩次產(chǎn)生一個(gè)計(jì)數(shù)脈沖.2.通過(guò)B7.0設(shè)置程序計(jì)數(shù)器的預(yù)加載數(shù)據(jù).當(dāng)LDPC=0時(shí),觀(guān)察程序計(jì)數(shù)器自動(dòng)加1的功能;LDPC=1時(shí),觀(guān)察程序計(jì)數(shù)器加載輸出情況.示例操作:1. 所有鍵置0,鍵2/1輸入A5

27、;按鍵5PC計(jì)數(shù)器清零（010）;2. 連續(xù)按動(dòng)鍵8次,可以從數(shù)碼8/7上看到AR的輸出,即PC值;3. 按鍵61,選通直接輸出總線(xiàn)上的數(shù)據(jù)A5作為PC值,按鍵8,產(chǎn)生一個(gè)脈沖上升沿,即可看到AR(顯示在數(shù)碼8/7)的輸出為A5;4. 使鍵6=0,仍選通PC計(jì)數(shù)器輸出,這時(shí)鍵2/1輸入86,按鍵7產(chǎn)生一個(gè)上升脈沖(010),即用LDPC將86加載進(jìn)PC計(jì)數(shù)器;連續(xù)按動(dòng)鍵8,可以發(fā)現(xiàn)AR的輸出在86上累加輸出：86、87、88等。四、實(shí)驗(yàn)結(jié)果 結(jié)果用電路板調(diào)試觀(guān)測(cè)。五、實(shí)驗(yàn)心得本次試驗(yàn)掌握節(jié)拍脈沖發(fā)生器的設(shè)計(jì)方法和工作原理.理解節(jié)拍脈沖發(fā)生器的工作原理.掌握地址單元的工作原理及其兩種工作方式,加

28、1計(jì)數(shù)和重裝計(jì)數(shù)器初值的實(shí)現(xiàn)方法.掌握地址寄存器從程序計(jì)數(shù)器獲得數(shù)據(jù)和從內(nèi)部總線(xiàn)獲得數(shù)據(jù)的實(shí)現(xiàn)方法。實(shí)驗(yàn)五 總線(xiàn)控制器實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?理解總線(xiàn)的概念及特性。 2掌握總線(xiàn)傳輸控制特性。二實(shí)驗(yàn)原理1總線(xiàn)的基本概念總線(xiàn)是多個(gè)系統(tǒng)部件之間進(jìn)行數(shù)據(jù)傳輸?shù)墓餐?，是?gòu)成計(jì)算機(jī)系統(tǒng)的骨架。借助總線(xiàn)連接，計(jì)算機(jī)在系統(tǒng)各部件之間實(shí)現(xiàn)傳送地址、數(shù)據(jù)和控制信息的操作。所謂總線(xiàn)就是指能為多個(gè)功能部件服務(wù)的一組公用信息線(xiàn)。數(shù)據(jù)輸入開(kāi)關(guān)地址寄存器AR存儲(chǔ)器RAM數(shù)碼管LED寄存器R0SW-BLDARCSW/RLED-BW/RR0-BLDR0總線(xiàn)圖5-1 總線(xiàn)實(shí)驗(yàn)傳輸框圖2實(shí)驗(yàn)原理實(shí)驗(yàn)所用總線(xiàn)實(shí)驗(yàn)傳輸框圖如圖5-1所示。

29、它將幾種不同的設(shè)備掛在總線(xiàn)上，有存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備、寄存器。這些設(shè)備在傳統(tǒng)的系統(tǒng)中需要有三態(tài)輸出控制，然而在FPGA的內(nèi)部沒(méi)有三態(tài)輸出控制結(jié)構(gòu)，因此必須采用總線(xiàn)輸出多路開(kāi)關(guān)結(jié)構(gòu)加以控制。按照傳輸要求恰當(dāng)有序地控制它們，就可以實(shí)現(xiàn)總線(xiàn)信息傳輸。三實(shí)驗(yàn)內(nèi)容（1）實(shí)驗(yàn)電路如圖5-2所示。與總線(xiàn)連接的基本部件有：輸入設(shè)備input可輸入8位數(shù)據(jù)、數(shù)據(jù)寄存器、雙端口SRAM存儲(chǔ)器容量為256×8B、地址寄存器AR和輸出寄存器out可接LED數(shù)碼管 圖5-2 總線(xiàn)控制實(shí)驗(yàn)線(xiàn)路圖寫(xiě)使能WE=1允許寫(xiě)，WE=0禁止寫(xiě)，允許讀；inclock為數(shù)據(jù)DATA鎖存時(shí)鐘。圖5-4是總線(xiàn)控制的時(shí)序仿真

30、波形圖。圖5-3 總線(xiàn)控制的時(shí)序仿真波形圖1實(shí)驗(yàn)要求根據(jù)掛在總線(xiàn)上的幾個(gè)基本部件，設(shè)計(jì)一個(gè)簡(jiǎn)單的流程。（1）輸入設(shè)備將數(shù)據(jù)送入寄存器R0。（2）輸入設(shè)備將另一個(gè)數(shù)據(jù)打入地址寄存器AR。（3）將寄存器R0中的數(shù)據(jù)寫(xiě)到當(dāng)前地址的存儲(chǔ)器中。（4）將當(dāng)前地址的存儲(chǔ)器中的數(shù)用數(shù)碼管顯示。2實(shí)驗(yàn)步驟（4）、工程文件是BUS-4.bdf，下載BUS-4.sof到實(shí)驗(yàn)臺(tái)的FPGA中；（5）、實(shí)驗(yàn)內(nèi)容1，根據(jù)圖5-4完成實(shí)驗(yàn)操作：選擇實(shí)驗(yàn)?zāi)Ｊ健?”；再按一次右側(cè)的復(fù)位鍵(用一接線(xiàn)將實(shí)驗(yàn)板上鍵9的輸入端插針與適配板上FPGA的第P196針相連，以便能用鍵9控制OUT鎖存器的時(shí)鐘；)：初始狀態(tài)；1、鍵4、鍵3控制設(shè)

31、備選擇端：sel1.0=00（鍵4/鍵3=00，）；2、此時(shí)由鍵2/鍵1輸入的數(shù)據(jù)(26H,顯示于數(shù)碼管2/1)直接進(jìn)入BUS（數(shù)碼管8/7顯示），鍵5、6、7為低電平；3、鍵8=1（允許RAM寫(xiě)入）完成圖5-4所示的操作：4、鍵5發(fā)正脈沖（0-1-0），將數(shù)據(jù)打入寄存器R0；5、鍵2/鍵1再輸入數(shù)據(jù)(如37H)；6、鍵6發(fā)正脈沖（0-1-0），將數(shù)據(jù)打入地址寄存器AR；7、鍵2/鍵1再輸入數(shù)據(jù)(如48H)；8、鍵7發(fā)正脈沖（0-1-0），將數(shù)據(jù)寫(xiě)入RAM（此時(shí)必須鍵8輸出1，注意此時(shí)進(jìn)入RAM的數(shù)據(jù)48H是放在地址37H單元的）；9、鍵2/鍵1再輸入數(shù)據(jù)(如59H)；10、鍵9發(fā)正脈沖（0-1-0），將數(shù)據(jù)寫(xiě)入寄存器OUT（數(shù)碼管6/5將顯示此數(shù)）；11、鍵4、鍵3分別選擇sel1.0=00、01、10、11，從數(shù)碼管8/7上觀(guān)察被寫(xiě)入的各寄存器中的數(shù)據(jù)。（6）、實(shí)驗(yàn)內(nèi)容2：先將數(shù)據(jù)28H寫(xiě)入RAM的地址（4AH），再將數(shù)據(jù)1BH送進(jìn)R0，最后將剛才寫(xiě)入RAM中地址（4AH）的數(shù)據(jù)讀出送到OUT口。依據(jù)總線(xiàn)電路圖5-3，操作如下：1、用一接線(xiàn)將實(shí)驗(yàn)板上鍵9的輸入端插針與適配板上FPGA的第P196針相連，以便能用鍵9控制OUT鎖存器的時(shí)鐘；鍵3、4、5、6、7、8都為低電平，使鍵4/