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1、第1章FPGA®礎(chǔ)知識1.1 FPG礎(chǔ)計(jì)工程師努力的方向SOPC高速串行I/O,低功耗,可靠性,可測試性和設(shè)計(jì)驗(yàn)證流程的 優(yōu)化等方面.隨著芯片工藝的提升,芯片容量、集成度都在增加,FPGA 設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗(yàn)證性 開展.芯片可測、可驗(yàn)證,正在成為復(fù)雜設(shè)計(jì)所必備的條件,盡量在 上板之前查出bug,將發(fā)現(xiàn)bug的時(shí)間提前,這也是一些公司花大力 氣設(shè)計(jì)仿真平臺的原因.另外隨著單板功能的提升、本錢的壓力,低 功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮范圍,完成相同的功能下,考慮 如何能夠使芯片的功耗最低.高速串行IO的應(yīng)用,也豐富了 FPGA的應(yīng)用范圍,象xil

2、inx的v2pro中的高速鏈路也逐漸被應(yīng)用. 總之, 學(xué)無止境,當(dāng)掌握一定概念、方法之后,就要開始考慮FPGA其它方面的問題了.1.2簡述FPGA等可編程邏輯器件設(shè)計(jì)流程 系統(tǒng)設(shè)計(jì)電路構(gòu)思,設(shè)計(jì)說明與設(shè)方案分,電路設(shè)計(jì)與輸入HDL代碼、原理圖,功能仿真與測試,邏輯綜合,門級綜合,邏輯驗(yàn)證與 測試綜合后仿真,布局布線,時(shí)序仿真,板級驗(yàn)證與仿真,加載 配置,在線調(diào)試. 常用開發(fā)工具Altera FPGAHDL語言輸入：Text Editor HDL語言輸入,還可以使用Ultra Edit原 理圖輸入：Schematic Editor IP Cor靛入：MegaWinzad 綜合工具：Synplif

3、y/Synplify Pro, Qaustus II內(nèi)嵌綜合工具 仿真工具：ModelSim實(shí)現(xiàn)與優(yōu)化工具：Quartus II集成的實(shí)現(xiàn)工具有 Assignment Editor 約 束編輯器、LogicLocK邏輯鎖定工具、PowerFit Fitter布局布線器、 Timing Analyzer時(shí)序分析器,STA分析工具、Floorplan Editor 布局 規(guī)劃器、Chip Editor 底層編輯器、Design Space ExploreK設(shè)計(jì)空 間治理器、Design Assistant檢查設(shè)計(jì)可靠性等.后端輔助工具： Assembler* 編程文件生成工具,Programmer

4、 下載編程工具, PowerGauge 功耗仿真器調(diào)試工具：SignalTap I在線邏輯分析儀,SignalProbe信號探針.系 統(tǒng)級設(shè)計(jì)環(huán)境：SOPC Builder DSP Builder Software Builder.1.3 Quartus文件治理1. 編譯必需的文件：設(shè)計(jì)文件.gdf、.bdf、EDIF輸入文件、.tdf、verilog 設(shè)計(jì)文件、.vqm、.vt、VHDL設(shè)計(jì)文件、.vht、存儲器初始化文件.mif、.rif、.hex、配置文件.qsf、.tcl、工程文件.qpf.2. 編譯過程中生成的中間文件.eqn文件和db目錄下的所有文 件.tdf, .hdb, .xm

5、l等3.編譯結(jié)束后生成的報(bào)告文件.rpt、.qsmg 等4.根據(jù)個(gè)人使用習(xí)慣生成的界面配置文件.qws等5.編程文件.sof、.pof、.ttf 等1.4 IC設(shè)計(jì)流程 寫出一份設(shè)計(jì)標(biāo)準(zhǔn),設(shè)計(jì)標(biāo)準(zhǔn)評估,選擇芯片和工具,設(shè)計(jì),仿真, 設(shè)計(jì)評估,綜合,布局和布線,仿真和整體檢驗(yàn)檢驗(yàn),最終評估,系統(tǒng)集成與測試,產(chǎn)品運(yùn)輸.設(shè)計(jì)規(guī)那么：使用白上而下的設(shè)計(jì)方法行為級,存放器傳輸級,門電路級,按器件的結(jié)構(gòu)來工作,做到同步設(shè)計(jì),預(yù)防亞穩(wěn)態(tài)的出現(xiàn),預(yù)防懸浮的節(jié)點(diǎn),預(yù)防總線的爭搶多 個(gè)輸出端同時(shí)驅(qū)動同一個(gè)信號.設(shè)計(jì)測試DFTD強(qiáng)調(diào)可測試性應(yīng)該是設(shè)計(jì)目標(biāo)的核心,目的是排除 一個(gè)芯片的設(shè)計(jì)缺陷,捕獲芯片在物理上的缺陷

6、問題.ASIC設(shè)計(jì)要求提供測試結(jié)構(gòu)和測試系向量.FPGA等默認(rèn)生產(chǎn)廠商已經(jīng)進(jìn)行了適當(dāng)?shù)臏y試.測試的10/10原那么：測試電路的規(guī)模不要超過 整個(gè)FPGA勺10%,花費(fèi)在設(shè)計(jì)和仿真測試邏輯上的時(shí)間不應(yīng)超過設(shè) 計(jì)整個(gè)邏輯電路的10%.1.5 FPGA1本結(jié)構(gòu)可編程輸入/輸出單元,根本可編程邏輯單元,嵌入式塊 RAM,豐富 的布線資源,底層嵌入式功能單元,內(nèi)嵌專用硬核.常用的電氣標(biāo)準(zhǔn)有 lvttl,lccmos,sstl,hstl,lvds,lvpeCl,pciFPGA懸浮的總線會增加系統(tǒng)內(nèi)的噪聲,增加功率的損耗,并且具有 潛在的產(chǎn)生不穩(wěn)定性的問題,解決方案是加上拉電阻.對于SRAM型器件,路徑是通

7、過編程多路選擇器實(shí)現(xiàn)； 對于反熔絲型 器件,路徑通過傳導(dǎo)線高阻抗,有 RC延時(shí)來實(shí)現(xiàn)的.這兩種結(jié) 構(gòu)都顯著加大了路徑延時(shí).1.6 FPG颼型時(shí)要考慮哪些方面？需要的邏輯資源、應(yīng)用的速度要求,功耗,可靠性,價(jià)格,開發(fā)環(huán)境和開發(fā)人員的熟悉程度.1.7同步設(shè)計(jì)的規(guī)那么單個(gè)時(shí)鐘域：1、所有的數(shù)據(jù)都要通過組合邏輯和延時(shí)單元,典型的延時(shí)單元是觸發(fā)器,這些觸發(fā)器被一個(gè)時(shí)鐘信號所同步；2、延時(shí)總是由延時(shí)單元來限制,而不是由組合邏輯來限制；3、組合邏輯所產(chǎn)生的信號不能在沒有通過一個(gè)同步延時(shí)單元的情況下反響回到同一個(gè)組合邏輯；4、時(shí)鐘信號不能被門控,必須直接到達(dá)延時(shí)單元的時(shí)鐘輸入端,而不是經(jīng)過任何組合邏輯；5、數(shù)

8、據(jù)信號必須只通向組合邏輯或延時(shí)單元的數(shù)據(jù)輸入端.多個(gè)時(shí)鐘域：把通過兩個(gè)不同時(shí)鐘作用區(qū)域之間的信號作為異步信號處理1.8你所知道的可編程邏輯器件有哪些？PAL/GAL CPLD FPGAPLA可編程邏輯陣列,一種用于大規(guī)模的與陣列和或陣列的邏輯器 件,用于實(shí)現(xiàn)布爾邏輯的不同組合.PLA可編程陣列邏輯,一種邏輯器件,由大規(guī)模的與陣列和規(guī)模小 且數(shù)量固定的或門組成,可用于實(shí)現(xiàn)布爾邏輯和狀態(tài)機(jī).PAL很短的交貨時(shí)間、可編程的、沒有 NRE (非循環(huán)工程)費(fèi)用門 陣列：高密度性、能實(shí)現(xiàn)許多邏輯函數(shù)、速度相對較快1.9 FPGA ASIC CPL麗勺概念及區(qū)別FPGA(Field Programmable

9、 Gate Array 是可編程 ASICASIC專用集成電路,它是面向?qū)ｉT用途的電路,專門為一個(gè)用戶設(shè)計(jì) 和制造的.根據(jù)一個(gè)用戶的特定要求,能以低研制本錢,短、交貨周 期供貨的全定制,半定制集成電路.與門陣列等其它 ASIC(Application Specific IC)比,它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì) 制造本錢低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí) 時(shí)在線檢驗(yàn)等優(yōu)點(diǎn).FPGA采用同步時(shí)鐘設(shè)計(jì),使用全局時(shí)鐘驅(qū)動,采用時(shí)鐘驅(qū)動方式在 各級專用布線資源上靈活布線,ASIC有時(shí)采用異步邏輯,一般采用門 控時(shí)鐘驅(qū)動,一旦設(shè)計(jì)完成,其布線是固定的.FPGA比ASIC開發(fā)周期短,本錢低

10、,設(shè)計(jì)靈活.CPLD( Complex Programmable Logic Device 是復(fù)雜可編程邏輯器件.CPLD開關(guān)矩陣路徑設(shè)計(jì)的一個(gè)優(yōu)點(diǎn)是信號通過芯片的延時(shí)時(shí)間是確 定的.設(shè)計(jì)者通過計(jì)算經(jīng)由功能模塊、I/O模塊和開關(guān)矩陣的延遲就 可以任何信號的延遲時(shí)間,并且信號沿金屬線傳遞所引起的延遲是 可忽略的.CPLDFPGA內(nèi)部結(jié)構(gòu) Product-term Look-up Table程序存儲內(nèi)部EEPROM SRAM,外掛EE PROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度使用場合完成限制邏輯能完成比較復(fù)雜的真法速度其他赍源PLL、RAM和乘法器等保密性可加密一般不能保密1.10鎖存

11、器(latch)和觸發(fā)器(flip-flop)區(qū)別？電平敏感的存儲器件稱為鎖存器,可分為高電平鎖存器和低電平鎖 存器,用于不同時(shí)鐘 之間的信號同步.由交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲原件稱為觸發(fā)器.分為上升沿觸 發(fā)和下降沿觸發(fā).可以認(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成.前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間,后一個(gè)鎖存器那么決定了保持 時(shí)間.鎖存器對脈沖電平敏感,在時(shí)鐘脈沖的電平作用下改變狀態(tài).鎖存器是電平觸發(fā)的存儲單元,數(shù)據(jù)存儲的動作取決于輸入時(shí)鐘(或 者使能)信號的電平值,僅當(dāng)鎖存器處于使能狀態(tài)時(shí),輸出才會隨著 數(shù)據(jù)輸入發(fā)生變化.鎖存器不同于觸發(fā)器,它不在鎖存數(shù)據(jù)時(shí),輸出端的信號隨輸入信號 變

12、化,就像信號通過一個(gè)緩沖器一樣；一旦鎖存信號起鎖存作用,那么數(shù)據(jù)被鎖住,輸入信號不起作用.鎖存器也稱為透明鎖存器,指的是 不鎖存時(shí)輸出對于輸入是透明的.應(yīng)用場合：數(shù)據(jù)有效遲后于時(shí)鐘信號有效.這意味著時(shí)鐘信號先到, 數(shù)據(jù)信號后到.在某些運(yùn)算器電路中有時(shí)采用鎖存器作為數(shù)據(jù)暫存 器.缺點(diǎn)：時(shí)序分析較困難.不要鎖存器的原因：1、鎖存器容易產(chǎn)生毛刺,2、鎖存器在ASIC設(shè) 計(jì)中應(yīng)該說比ff要簡單,但是在FPGA的資源中,大局部器件沒有鎖 存器這個(gè)東西,所以需要用一個(gè)邏輯門和ff來組成鎖存器,這樣就浪 費(fèi)了資源.優(yōu)點(diǎn)：面積小.鎖存器比FF快,所以用在地址鎖存是很適宜的,不 過一定要保證所有的latch信號

13、源的質(zhì)量,鎖存器在CPU設(shè)計(jì)中很常 見,正是由于它的應(yīng)用使得 CPU的速度比外部IO部件邏輯快許多. latch完成同一個(gè)功能所需要的門較觸發(fā)器要少,所以在 asic中用的 較多.存放器用來存放數(shù)據(jù)的一些小型存儲區(qū)域, 用來暫時(shí)存放參與運(yùn)算的 數(shù)據(jù)和運(yùn)算結(jié)果,它被廣泛的用于各類數(shù)字系統(tǒng)和計(jì)算機(jī)中. 其實(shí)寄 存器就是一種常用的時(shí)序邏輯電路,但這種時(shí)序邏輯電路只包含存儲 電路.存放器的存儲電路是由鎖存器或觸發(fā)器構(gòu)成的,由于一個(gè)鎖存器或觸發(fā)器能存儲1位二進(jìn)制數(shù),所以由N個(gè)鎖存器或觸發(fā)器可以構(gòu) 成N位存放器.工程中的存放器一般按計(jì)算機(jī)中字節(jié)的位數(shù)設(shè)計(jì), 所以一般有8位存放器、16位存放器等.對存放器中

14、的觸發(fā)器只要求它們具有置 1、置0的功能即可,因而無 論是用同步RS結(jié)構(gòu)觸發(fā)器,還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā) 器,都可以組成存放器.一般由 D觸發(fā)器組成,有公共輸入/輸出使 能限制端和時(shí)鐘,一般把使能限制端作為存放器電路的選擇信號, 把 時(shí)鐘限制端作為數(shù)據(jù)輸入限制信號.存放器的應(yīng)用1. 可以完成數(shù)據(jù)的并串、串并轉(zhuǎn)換；2. 可以用做顯示數(shù)據(jù)鎖存器：許多設(shè)備需要顯示計(jì)數(shù)器的記數(shù)值,以 8421BC咽記數(shù),以七段顯示器顯示,如果記數(shù)速度較高,人眼那么無 法識別迅速變化的顯示字符.在計(jì)數(shù)器和譯碼器之間參加一個(gè)鎖存器, 限制數(shù)據(jù)的顯示時(shí)間是常用的方法.3. 用作緩沖器；4. 組成計(jì)數(shù)器：移位存放器

15、可以組成移位型計(jì)數(shù)器, 如環(huán)形或扭環(huán)形 計(jì)數(shù)器.1.11 JTAG言號TCK測試時(shí)鐘輸入,用于移位限制,上升沿將測試指令、測試數(shù)據(jù) 和限制輸入信號移入芯片；下降沿時(shí)將數(shù)據(jù)從芯片移出.TMS:測試模式選擇,串行輸入端,用于限制芯片內(nèi)部的JTAG狀態(tài)機(jī).TDI:測試數(shù)據(jù)輸入,串行輸入端,用于指令和編程數(shù)據(jù)的輸入,在 時(shí)鐘上升沿,數(shù)據(jù)被捕獲.TDO:測試數(shù)據(jù)輸出,串行輸出端,時(shí)鐘下降沿,數(shù)據(jù)被驅(qū)動輸出.TRST 測試復(fù)位輸入僅用于擴(kuò)展 JTAG,異步、低電平有效,用于 JTAG 初始化時(shí).1.12 FPGAK片內(nèi)有哪兩種存儲器資源？FPGA芯片內(nèi)有兩種存儲器資源：一種叫block ram,另一種是由

16、LUT配 置成的內(nèi)部存儲器也就是分布式ram, distribute ram.Block ram由一定數(shù)量固定大小的存儲塊構(gòu)成的,使用BLOCK RA饋源不占用額外的邏輯資源,并且速度快.但是使用的時(shí)候消耗的BLOCK RAM資源是其塊大小的整數(shù)倍.1.13 FPGA中可以綜合實(shí)現(xiàn)為 RAM/ROM/CAM的三種資源及其注意事 項(xiàng)？三種資源：block ram、觸發(fā)器FE、查找表LUF ;本卷須知：1、在生成RAM等存儲單元時(shí),應(yīng)該首選block ram資源；原因有二： 使用block ram等資源,可以節(jié)約更多的FF和4-LUT等底層可編程單 元,最大程度發(fā)揮器件效能,節(jié)約本錢； block

17、 ram是一種可以配置 的硬件結(jié)構(gòu),其可靠性和速度與用 LUT和register構(gòu)建的存儲器更有 優(yōu)勢.2、弄清FPGA的硬件結(jié)構(gòu),合理使用block ram資源；3、分析block ram容量,高效使用block ram資源和分布式ram資源(distribute ram).1.14 FPG破計(jì)中對時(shí)鐘的使用？(例如分頻等)FPGA芯片有固定的時(shí)鐘路由,這些路由能有減少時(shí)鐘抖動和偏差需要對時(shí)鐘進(jìn)行相位移動或變頻的時(shí)候,一般不允許對時(shí)鐘進(jìn)行邏輯 操作,這樣不僅會增加時(shí)鐘的偏差和抖動,還會使時(shí)鐘帶上毛刺.一 般的處理方法是采用FPGA片白帶的時(shí)鐘治理器如PLL DL或DCM, 或者把邏輯轉(zhuǎn)換到觸

18、發(fā)器的 D輸入.1.15 Xilinx中與全局時(shí)鐘資源和DLL相關(guān)的硬件原語常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語包括： BUFG, IBUFGDS, BUFG, BUFGPFGCE, BUFGMUX, BUFGDLL, DCM1.16 HDL語言的層次概念？HDL語言是分層次的、類型的,最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級、 功能模塊級,行為級,存放器傳輸級和門級.1.17查找表的原理與結(jié)構(gòu)？查找表(look-up-table)簡稱為LUT,本質(zhì)上是一個(gè) RAM.目前FPGA 中多使用4輸入的LUT,所以每一個(gè)LUT可以看成一個(gè)有4位地址線 的16x 1的RAM.當(dāng)用戶通過原理圖或HDL語

19、言描述了一個(gè)邏輯電路 以后,PLD/FPGA開發(fā)軟件會白動計(jì)算邏輯電路的所有可能的結(jié)果, 并把結(jié)果事先寫入RAM,每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入 一個(gè)地址進(jìn)行查表,找出地址對應(yīng)的內(nèi)容,然后輸出.1.18 IC設(shè)計(jì)前端到后端的流程和 EDA工具？設(shè)計(jì)前端也稱邏輯設(shè)計(jì),后端設(shè)計(jì)也稱物理設(shè)計(jì),兩者并沒有嚴(yán)格的 界限,一般涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì).1:規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求.2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司Fables©根據(jù)客戶提出的規(guī)格要求,拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu),劃分模塊功能.目前架構(gòu)的驗(yàn)證一般基于system C仿真可以使用 system C的仿真工

20、具,CoCentric 和 Visual Elite等.3: HDL編碼：設(shè)計(jì)輸入工具：ultra , visual VHDL等4:仿真驗(yàn)證：modelsim 5: 邏輯綜合: synplify6:靜態(tài)時(shí)序分析：synopsys的Prime Time 7：形式驗(yàn)證：Synopsys的 Formality.1.19什么是“線與邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求？線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能.在硬件上,要用OC門集電極開路與非門來實(shí)現(xiàn),由于不用OC門可能使灌電流過 大,而燒壞邏輯門,因此在輸出端口應(yīng)加一個(gè)上拉電阻.1.20 IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別？同步復(fù)位在時(shí)鐘沿

21、采復(fù)位信號,完成復(fù)位動作.異步復(fù)位不管時(shí)鐘,只要復(fù)位信號滿足條件,就完成復(fù)位動作.異步復(fù)位對復(fù)位信號要求比較高,不能有毛刺,如果其與時(shí)鐘關(guān)系不確定, 也可能出現(xiàn)亞穩(wěn)態(tài).1.21 MOORE與MEELEY犬態(tài)機(jī)的特征？Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時(shí)鐘邊沿到來時(shí)才會有狀態(tài)變化.Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān).1.22 Latch和Register區(qū)別？行為描述中Latch如何產(chǎn)生？本質(zhì)的區(qū)別在于：latch是電平觸發(fā),register是邊沿觸發(fā).register在同一時(shí)鐘邊沿觸發(fā)下動作,符合同步電路的設(shè)計(jì)思想,而 latch那么屬于異步電路設(shè)計(jì)

22、,往往會導(dǎo)致時(shí)序分析困難,不適當(dāng)?shù)膽?yīng) 用latch那么會大量浪費(fèi)芯片資源.時(shí)序設(shè)計(jì)中盡量使用register觸發(fā)行為描述中,如果對應(yīng)所有可能輸入條件,有的輸入沒有對應(yīng)明確的 輸出,系統(tǒng)會綜合出latch.比方：缺少else語句always( a or b)beginif(a=1) q <= b;end1.23單片機(jī)上電后沒有運(yùn)轉(zhuǎn),首先要檢查什么？首先應(yīng)該確認(rèn)電源電壓是否正常；接下來就是檢查復(fù)位引腳電壓是否正常；然后再檢查晶振是否起振了.如果系統(tǒng)不穩(wěn)定的話,有時(shí)是由于電源濾波不好導(dǎo)致的.在單片機(jī)的電源引腳跟地引腳之間接上一個(gè) 0.1uF的電容會有所改善.如果電源沒有濾波電容的話,那么需要再

23、接一個(gè)更大濾波電容,例如 220uF的.遇到系統(tǒng)不穩(wěn)定時(shí),就可以并上電容試試(越靠近芯片越好).1.24集成電路前端設(shè)計(jì)流程,寫出相關(guān)的工具.1) 代碼輸入(design input)用vhdl或者是verilog語言來完成器件的功能描述,生成 hdl代碼語言輸 入工具：SUMMIT VISUALHDL MENTOR RENIOR形 輸入:composer(cadence); viewlogic (viewdraw)2) 電路仿真(circuit simulation)將vhd代碼進(jìn)行先前邏輯仿真,驗(yàn)證功能描述是否正確數(shù)字電路仿真工具：Verolog：CADENCE Verolig-XL SY

24、NOPSYS VCS MENTOR Modle-sim : VHDLCADENCE NC-vhdl SYNOPSYS VSS MENTORModW砒仿真工具：ANTI HSpice pspice spectre micro microwave: eesoft : hp3) 邏輯綜合(synthesis tools)邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿gates dela.反標(biāo)到生 成的門級網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真.最終仿真結(jié)果生成 的網(wǎng)表稱為物理網(wǎng)表.第2章時(shí)序約束2.1時(shí)序約束的概念和根本策略時(shí)序約束主要包括周期約束,偏

25、移約束,靜態(tài)時(shí)序路徑約束三種.通 過附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線,是設(shè)計(jì)到達(dá) 時(shí)序要求.策略：附加時(shí)序約束的一般策略是先附加全局約束,然后對快速和慢速例外路徑附加專門約束.附加全局約束時(shí),首先定義設(shè)計(jì)的所有時(shí) 鐘,對各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組,對分組附加周期約束,然后 對FPGA/CPLD輸入輸出 PAD附加偏移約束、對全組合邏輯的 PAD TO PAD徑附加約束.附加專門約束時(shí),首先約束分組之間的路 徑,然后約束快、慢速例外路徑和多周期路徑,以及其他特殊路徑.附加約束的作用：1、提升設(shè)計(jì)的工作頻率減少了邏輯和布線延時(shí)； 2、獲得正確的時(shí)序分析報(bào)告；靜態(tài)時(shí)序分析工具以約束作

26、為判斷時(shí) 序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn),因此要求設(shè)計(jì)者正確輸入約束,以便靜 態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告3、指定FPGA/CPLD勺電 氣標(biāo)準(zhǔn)和引腳位置.2.2 FPG礎(chǔ)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？首先說說異步電路的延時(shí)實(shí)現(xiàn)： 異步電路一半是通過加buffer、兩級 與非門等,但這是不適合同步電路實(shí)現(xiàn)延時(shí)的.在同步電路中,對于 比較大的和特殊要求的延時(shí),一半通過高速時(shí)鐘產(chǎn)生計(jì)數(shù)器,通過計(jì) 數(shù)器來限制延時(shí)；對于比較小的延時(shí),可以通過觸發(fā)器打一拍,不過 這樣只能延遲一個(gè)時(shí)鐘周期.2.3什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系.異步邏輯是各時(shí)鐘之間沒有 固定的因果關(guān)系.電

27、路設(shè)計(jì)可分類為同步電路和異步電路設(shè)計(jì).同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作, 而異步電路不使用時(shí)鐘脈 沖做同步,其子系統(tǒng)是使用特殊的“開始和“完成信號使之同步. 由于異步電路具有以下優(yōu)點(diǎn)-無時(shí)鐘歪斜問題、低電源消耗、平均效 能而非最差效能、模塊性、可組合和可復(fù)用性 -因此近年來對異步電 路研究增加快速,論文發(fā)表數(shù)以倍增,而Intel Pentium 4處理器設(shè)計(jì), 也開始采用異步電路設(shè)計(jì).v異步電路主要是組合邏輯電路,用于產(chǎn) 生地址譯碼器、FIFO或RAM的讀寫限制信號脈沖,其邏輯輸出與任何時(shí)鐘信號都沒有關(guān)系,譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的.同步電路是由時(shí)序電路存放器和各種觸發(fā)器和組合邏

28、輯電路構(gòu)成的電路,其所有操作都是在嚴(yán)格的時(shí)鐘限制下完成的.這些時(shí)序電路共 享同一個(gè)時(shí)鐘C LK,而所有的狀態(tài)變化都是在時(shí)鐘的上升沿或下降 沿完成的.同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起,并接 在系統(tǒng)時(shí)鐘端,只有當(dāng)時(shí)鐘脈沖到來時(shí),電路的狀態(tài)才能改變.改變 后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來, 此時(shí)無論外部輸入有 無變化,狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的.異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外, 還 可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲元件, 電路中沒有統(tǒng) 一的時(shí)鐘,電路狀態(tài)的改變由外部輸入的變化直接引起.2.4同步電路和異步電路的區(qū)別？同步電路：存儲電

29、路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈 沖源,因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號同步.異步電路：電路沒有統(tǒng)一的時(shí)鐘,有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈 沖源相連,這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步, 而其他的觸 發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步.2.5同步設(shè)計(jì)的原那么1、盡可能使用同一時(shí)鐘,時(shí)鐘走全局時(shí)鐘網(wǎng)絡(luò).多時(shí)鐘域采用“局 部同步.Fmax 小2、預(yù)防使用緩和時(shí)鐘采樣數(shù)據(jù).采用混合時(shí)鐘采用將導(dǎo)致 一倍.3、預(yù)防在模塊內(nèi)部使用計(jì)數(shù)器分頻所產(chǎn)生的時(shí)鐘.4、預(yù)防使用門控時(shí)鐘.組合電路會產(chǎn)生大量毛刺,所以會在clk上產(chǎn)生毛刺導(dǎo)致FF誤翻轉(zhuǎn).可以用時(shí)鐘始能代替門控時(shí)鐘.2.6時(shí)序設(shè)計(jì)

30、的實(shí)質(zhì)電路設(shè)計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì),時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器 的建立/保持時(shí)間的要求.2.7對于多位的異步信號如何進(jìn)行同步？對一位的異步信號使用一位同步器,而對于多位的異步信號,可以采 用如下方法：1:可以采用保持存放器加握手信號的方法多數(shù)據(jù), 限制,地址；2:特殊的具體應(yīng)用電路結(jié)構(gòu),根據(jù)應(yīng)用的不同而不同； 3:異步FIFO最常用的緩存單元是 DPRAM.2.8什么是時(shí)鐘抖動？時(shí)鐘抖動是指芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化,也 就是說時(shí)鐘周期在不同的周期上可能加長或縮短.它是一個(gè)平均值為0的平均變量.2.9建立時(shí)間與保持時(shí)間的概念？Setup/hold time是測試芯片對輸入信

31、號和時(shí)鐘信號之間的時(shí)間要求. 建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以前,其數(shù)據(jù)輸入端的數(shù) 據(jù)必須保持不變的時(shí)間.輸入信號應(yīng)提前時(shí)鐘沿T時(shí)間到達(dá)芯片,這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘沿,數(shù)據(jù)才能被打入觸 發(fā)器.保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以后,其數(shù)據(jù)輸入端的數(shù) 據(jù)必須保持不變的時(shí)間.如果 hold time不夠,數(shù)據(jù)同樣不能被打入 觸發(fā)器.不考慮時(shí)鐘的skew, D2的建立時(shí)間不能大于時(shí)鐘周期 T - D1數(shù)據(jù) 最遲到達(dá)時(shí)間T1max+T2maX;保持時(shí)間不能大于D1數(shù)據(jù)最快到達(dá) 時(shí)間T1min+

32、T2min;否那么D2的數(shù)據(jù)將進(jìn)入亞穩(wěn)態(tài)并向后級電路傳 播.如果不滿足建立和保持時(shí)間的話,那么DFF將不能正確地采樣到數(shù)據(jù), 將會出現(xiàn)metastability的情況.如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù) 的時(shí)間均超過建立和保持時(shí)間,那么超過量就分別被稱為建立時(shí)間裕 量和保持時(shí)間裕量.2.10為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？由于觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的,如果不滿足建立和保持時(shí)間,觸發(fā)器將進(jìn)入亞穩(wěn)態(tài),進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn) 定,在0和1之間變化,這時(shí)需要經(jīng)過一個(gè)恢復(fù)時(shí)間,其輸出才能穩(wěn)定,但穩(wěn)定后的值并不一定是你的輸入值.這就是為什么要用兩級觸發(fā)器來同步異步輸入信號.這樣做

33、可以預(yù)防由于異步輸入信號對于本 級時(shí)鐘可能不滿足建立保持時(shí)間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中,導(dǎo)致亞穩(wěn)態(tài)的傳播2.11什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以預(yù)防亞穩(wěn)態(tài)傳播？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定的時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)的狀態(tài).使用兩級觸發(fā)器來使異步電路同步化的電路為一位同步器,用來對一位異步信號進(jìn)行同步.兩級觸發(fā)器可預(yù)防亞穩(wěn)態(tài)傳播的原理： 假設(shè)第一級觸發(fā)器的輸入不滿足其建立保持時(shí)間,它在第一個(gè)脈沖沿 到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài),那么在下一個(gè)脈沖沿到來之前,其輸 出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來,而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時(shí)間,如果都滿足了,在下一個(gè)脈沖沿

34、到 來時(shí),第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài),由于其輸入端的數(shù)據(jù)滿足其 建立保持時(shí)間.同步器有效的條件：第一級觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢 復(fù)時(shí)間+第二級觸發(fā)器的建立時(shí)間 < =時(shí)鐘周期.2.12如何預(yù)防亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)到達(dá)一個(gè)可確認(rèn)的狀態(tài).當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無法預(yù)測該單元的輸出電平,也無法 預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上. 在這個(gè)穩(wěn)定期間,觸發(fā) 器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無用的輸 出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去.解決方法：1降低系統(tǒng)時(shí)鐘2用反響更快的FF3引入同步機(jī)制,預(yù)防亞穩(wěn)態(tài)傳播4改善時(shí)鐘質(zhì)量,用邊沿變

35、化快速的時(shí)鐘信號關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大.2.13系統(tǒng)最高速度計(jì)算最快時(shí)鐘頻率和流水線設(shè)計(jì)思想同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度,同步時(shí)鐘愈快,電路處理數(shù)據(jù)的時(shí)間間隔越短,電路在單位時(shí)間內(nèi)處理的數(shù)據(jù)量就愈大.假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出 端的延時(shí)時(shí)間；Tdelay是組合邏輯的延時(shí)；Tsetup是D觸發(fā)器的建立 時(shí)間.假設(shè)數(shù)據(jù)已被時(shí)鐘打入D觸發(fā)器,那么數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器 的Q輸出端需要的延時(shí)時(shí)間是Tco,經(jīng)過組合邏輯的延時(shí)時(shí)間為Tdelay,然后到達(dá)第二個(gè)觸發(fā)器的D端,要希望時(shí)鐘能在第二個(gè)觸發(fā) 器再次被穩(wěn)定地打入觸發(fā)器,那么時(shí)鐘的延

36、遲必須大于Tcc Tdelay+Tsetup,也就是說最小的時(shí)鐘周期 Tmin =Tc研Tdelay+ Tsetup,即最 快的時(shí)鐘頻率Fmax =1/Tmin FPGA開發(fā)軟件也是通過這種方法來計(jì) 算系統(tǒng)最高運(yùn)行速度Fma*由于Tco和Tsetup是由具體的器件工藝 決定的,故設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間Tdelay,所以說縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提升同步電路速度的關(guān)鍵所在.由于一般同步電路都大于一級鎖存, 而要使電路穩(wěn)定工作,時(shí)鐘周期 必須滿足最大延時(shí)要求.故只有縮短最長延時(shí)路徑,才能提升電路的工作頻率.可以將較大的 組合邏輯分解為較小的N塊,通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯

37、,然 后在中間插入觸發(fā)器,并和原觸發(fā)器使用相同的時(shí)鐘,就可以預(yù)防在 兩個(gè)觸發(fā)器之間出現(xiàn)過大的延時(shí),消除速度瓶頸,這樣可以提升電路 的工作頻率.這就是所謂"流水線"技術(shù)的根本設(shè)計(jì)思想,即原設(shè)計(jì)速 度受限局部用一個(gè)時(shí)鐘周期實(shí)現(xiàn),采用流水線技術(shù)插入觸發(fā)器后,可 用N個(gè)時(shí)鐘周期實(shí)現(xiàn),因此系統(tǒng)的工作速度可以加快,吞吐量加大.注意,流水線設(shè)計(jì)會在原數(shù)據(jù)通路上參加延時(shí),另外硬件面積也會稍有增加.2.14多時(shí)域設(shè)計(jì)中,如何處理信號跨時(shí)域？建立和保持時(shí)間如果數(shù)據(jù)發(fā)生變化,就可能發(fā)生亞穩(wěn)態(tài)現(xiàn)象.一般來 說,在單一時(shí)鐘域的設(shè)計(jì)中只要系統(tǒng)電路的fmax能夠保證,就可以預(yù)防亞穩(wěn)態(tài)的發(fā)生；但是在跨時(shí)鐘

38、域的時(shí)鐘的相位是異步的, 亞穩(wěn)態(tài) 將無法預(yù)防.此時(shí),在跨時(shí)鐘設(shè)計(jì)時(shí)的解決亞穩(wěn)態(tài)的思想是：雖然亞 穩(wěn)態(tài)無法預(yù)防,但可以對不同的時(shí)鐘域之間信號進(jìn)行同步處理,預(yù)防新時(shí)鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響.使得在發(fā)生亞穩(wěn)態(tài)后系統(tǒng)仍然可以穩(wěn)定地工作.單根信號下,對第2個(gè)時(shí)鐘用D觸發(fā)器打2拍就可以將亞穩(wěn)態(tài)的影響 減少到可以忽略的地步.多根信號下：握手,速度太慢；異步 FIFQ 多相位/高頻時(shí)鐘屢次采樣數(shù)據(jù).2.15說說靜態(tài)、動態(tài)時(shí)序分析的優(yōu)缺點(diǎn)？并協(xié)助引導(dǎo)布時(shí)序分析是允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能, 局布線滿足設(shè)計(jì)中的時(shí)序分析要求.靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有

39、時(shí) 序路徑,計(jì)算信號在這些路徑上的傳播延時(shí),檢查信號的建立和保持時(shí)間是否滿足時(shí)序要求,通過對最大路徑延時(shí)和最小路徑延時(shí)的分析, 找出違背時(shí)序約束的錯誤.它不需要輸入向量就能窮盡所有的路徑, 且運(yùn)行速度很 快、占用內(nèi)存較少,不僅可以對芯片設(shè)計(jì)進(jìn)行全面的 時(shí)序功能檢查,而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì),因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中.動態(tài)時(shí)序模擬就是通常的仿真,由于不可能產(chǎn)生完備的測試向量,覆 蓋門級網(wǎng)表中的每一條路徑.因此在動態(tài)時(shí)序分析中,無法暴露一些 路徑上可能存在的時(shí)序問題.2.16給了 reg的setup, hold時(shí)間,求中間組合邏輯的 delay范圍

40、Delay < period - setup-hold2.17時(shí)鐘周期T,觸發(fā)器D1的存放器到輸出時(shí)間最大為 T1max,最 小為T1min.組合邏輯電路最大延遲為 T2max,最小為T2min.問,觸發(fā)器D2的 建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件T3setup>T+T2max T3hold>T1min+T2min第3章RTLM設(shè)計(jì)3.1用VERILOCM VHDL寫一段代碼,實(shí)現(xiàn)消除一個(gè) glitch？將傳輸過來的信號經(jīng)過兩級觸發(fā)器就可以消除毛刺.3.2阻塞式賦值和非組塞式賦值的區(qū)別？非阻塞賦值：塊內(nèi)的賦值語句同時(shí)賦值,一般用在時(shí)序電路描述中, 同時(shí)執(zhí)行.阻塞賦值：完成該

41、賦值語句后才做下一句的操作,一般 用在組合邏輯描述中,順序執(zhí)行.3.3用FSM實(shí)現(xiàn)101101的序列檢測模塊.a為輸入端,b為輸出端,如果a連續(xù)輸入為1101那么b輸出為1,否 那么 為0.例 如a: 0001100110110100100110 b 0000000000100100000000請畫出 state machine; 請用 RTL描述其 state machine狀態(tài)分配：idle： 000 st0: 001 st1: 011 st2： 010 st3: 1103.4用verilog/vhdl寫一個(gè)fifo限制器(包括空,滿,半滿信號).regN-1:0 memory0:M 1;

42、定義 FIFO為 N 位字長容量 M八個(gè)always模塊實(shí)現(xiàn),兩個(gè)用于讀寫FIFO兩個(gè)用于產(chǎn)生頭地址head 和尾地址tail, 一個(gè)產(chǎn)生counter計(jì)數(shù),剩下三個(gè)根據(jù)counter的值產(chǎn) 生空,滿,半滿信號產(chǎn)生空,滿,半滿信號.3.5用D觸發(fā)器實(shí)現(xiàn)2分頻的Verilog描述？module divide2( clk , clk_o, reset);input clk , reset; output clk_o;wire in; reg outalways ( posedge clk or posedge reset)if ( reset) out <= 0;else out <=

43、 in;assign in = out;assign clk_o = out;endmodule3.6用D觸發(fā)器做個(gè)二分頻的電路？畫出邏輯電路？D觸發(fā)器的輸出Q取反接到輸入,輸出作為二分頻輸出.顯示工程設(shè)計(jì)中一般不采用這樣的方式來設(shè)計(jì),二分頻一般通過DCM或PL妹實(shí)現(xiàn).通過DCM或者PLL得到的分頻信號沒有相位差.3.7描述一個(gè)交通信號燈的設(shè)計(jì).module traffic3.8設(shè)計(jì)一個(gè)白動飲料售賣機(jī),飲料10分錢,硬幣有5分和10分兩 種,并考慮找零,1.畫出fsm (有限狀態(tài)機(jī))2.用verilog編程,語法要符合fpga 設(shè)計(jì)的要求3.設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程(1) 點(diǎn)路變量

44、分析：投入5分硬幣為一個(gè)變量,定義為A,為輸入； 投入10分硬幣為一個(gè)變量,定義為 B,為輸入；售貨機(jī)給出飲料為 一變量,定義為Y,為輸出；售貨機(jī)找零為一變量,定義為 乙為輸 出.(2) 狀態(tài)確定：電路共有兩個(gè)狀態(tài)：狀態(tài)SO,表示未投入任何硬幣;狀態(tài)S1,表示投入了 5分硬幣.(3) 設(shè)計(jì)過程：設(shè)當(dāng)前為 SO狀態(tài),當(dāng)接收到5分硬幣時(shí),轉(zhuǎn)換到S1狀態(tài),等待繼續(xù)投入硬幣；當(dāng)接收到10分硬幣時(shí),保持SO狀態(tài), 彈出飲料,不找零.當(dāng)前狀態(tài)為 S1時(shí),表示已經(jīng)有5分硬幣,假設(shè)再 接收5分硬幣,轉(zhuǎn)換到SO狀態(tài),彈出飲料,不找零；假設(shè)接收到10分 硬幣,轉(zhuǎn)換到S0狀態(tài),彈出飲料,找零.所用設(shè)計(jì)工具： Quartus II, modelsimAB YZ(JVllmodule machine(clk.rstTA.B.Y.Z): endmodule第4章名詞解釋4.1 sram, falsh memory 及 dram 的區(qū)另U？sram：靜態(tài)隨機(jī)存儲器,存取速度快,但容量小,掉電后數(shù)據(jù)會喪失, 不像DRAM需要不停的REFRESH制造本錢較高,通常用來作為快取(CACHE記憶體使用flash：閃存,存取速度慢,容量大,掉電后數(shù)據(jù)不會喪失dram：動態(tài)隨機(jī)存儲器,必須不斷的重新的增強(qiáng) REFRESHED!位差 量