同步時序邏輯電路教案

1、5.1 時序邏輯電路概述5.1.1 時序邏輯電路的結構時序邏輯電路是計算機及其他電子系統(tǒng)中常用的一種電路。它和組合邏輯電路是兩種完全不同類型的電路，其特點可以從兩個方面區(qū)分：1 .功能特點組合邏輯電路的輸出僅取決于電路當時的輸入，而與電路過去的輸出狀態(tài)無關。時序邏輯電路在任一時刻的輸出不僅取決于該時刻的輸入，還與電路原來的狀態(tài)有關。2 .電路結構特點由于時序邏輯電路的的輸出還與電路原來的輸出狀態(tài)有關，因此在時序邏輯電路內部必然有記憶元件，即觸發(fā)器，用于記憶與過去輸入有關的信息或過去的輸出狀態(tài)。因此，時序邏輯電由兩部分組成:輸入XiXn二組合電路存儲電路輸出ys存儲電路;丫力存儲電路輸入從電路結

2、構上看，時序電路有如下特點：包含存儲電路和組合電路；具有反饋通道，通過反饋通道使電路功能與時序相關。存儲器狀態(tài)和輸入變量共同決定輸出。5.1.2 時序邏輯電路的分類1 .按電路的工作方式不同分類根據(jù)時序電路中觸發(fā)器是否在同一個時鐘信號控制下工作分為：同步時序電路與異步時序電路。同步時序電路：電路中所有觸發(fā)器的時鐘端是連在一起的，所有觸發(fā)器都在統(tǒng)一時鐘脈沖下工作，存儲電路的狀態(tài)更新是在同一時刻同步進行的同步邏輯電路通常工作速度較快，電路相對復雜。異步時序電路：電路中各個觸發(fā)器的時鐘端不是相連的，觸發(fā)器不在統(tǒng)一的時鐘脈沖下工作，存儲狀態(tài)的更新是在不同時刻異步進行的。異步邏輯電路通常工作速度較慢，電

3、路結構簡單。2 .按電路的輸出/輸入關系不同分類根據(jù)時序電路輸出信號的特點不同又分為：Mealy(米利)型和Moore(穆爾)型。Mealy型：輸出信號與不僅取決于輸入信號，而且還與存儲電路的輸出狀態(tài)有關。即Z=F(X,y),Z與X,y有關。Moore型：輸出信號僅與存儲電路的輸出狀態(tài)有關。即Z=F(y),Z僅與y有關。3 .按輸入信號形式分類按輸入信號形式不同分為電平型、脈沖型。CP脈沖輸入脈沖輸入電平5.1.3 時序邏輯電路的功能描述方法與組合邏輯電路一樣，時序邏輯電路也有許多描述其邏輯功能的工具。常用的方法：1 .邏輯函數(shù)表達式要完整地描述同步時序邏輯電路的結構和功能，須用3組邏輯表達式

4、:(1)輸出函數(shù)表達式反映輸出Z與輸入x和狀態(tài)y之間關系。Mealy型：Zi=f"Xi,X2,xn,y1,ys)i=1,2,mMoore型:Zi=fi(yi,ys)i=1,2,m(2)激勵函數(shù)表達式反映存儲電路輸入Y與整個時序電路輸入x和狀態(tài)y之間關系。也叫控制函數(shù)。Yi=gj(xi,Xn,yi,ys)j=1,2,r(3)次態(tài)函數(shù)表達式反映同步時序電路的次態(tài)yn+1與激勵函數(shù)Y和電路現(xiàn)態(tài)y之間關系。與觸發(fā)器類型相關。n1yi=ki(Yi,yi)l=1,2,s2 .狀態(tài)表反映同步時序電路的輸出Z、次態(tài)yn+1與輸入x和電路現(xiàn)態(tài)y之間關系Mealy型現(xiàn)態(tài)次態(tài)/輸出輸入xyyn+1/Z所有

5、輸入組合狀態(tài)不同輸入組合在時鐘作用后的次態(tài)和輸出狀態(tài)輸出次態(tài)所有輸入組合狀態(tài)3 .狀態(tài)圖(狀態(tài)轉移圖)反映同步時序電路狀態(tài)轉移規(guī)律及相應輸入/輸出取值關系的有向圖x/Zyn+1Mealy型4 .時間圖在時鐘脈沖作用下，電路狀態(tài)、輸出狀態(tài)隨時間變化的波形圖。反映輸入、輸出信號和電路狀態(tài)等的取值在各時刻的對應關系，也稱工作波形圖。5.2 同步時序邏輯電路分析分析：確定給定時序電路的邏輯功能。即找出在輸入和CP作用下，電路的次態(tài)和輸出分析方法：表格法、代數(shù)法分析步驟：例1）用表格法分析下圖所示電路邏輯功能組成：兩個JK觸發(fā)器（下降沿觸發(fā)）+異或門時鐘連在一起同步時序X時一輸入信號輸出信號僅與存儲電路

6、的輸出狀態(tài)有關Moore型解：1.寫出激勵函數(shù)表達式Ji蟲-1J2=K2=X二y12 .次態(tài)真值表次態(tài)真值表填寫方法：列出電路輸入和現(xiàn)態(tài)所有取值組合；根據(jù)激勵函數(shù)表達式一激勵函數(shù)值；根據(jù)激勵值、觸發(fā)器功能一次態(tài)值。次態(tài)真值表輸入現(xiàn)態(tài)激勵函數(shù)次態(tài)xy2y1J2K2J1K1y2n+1y1n+10000011010011111100100011110111111001001111111010011001101111011110011103 .狀態(tài)表根據(jù)次態(tài)真值表列出狀態(tài)表。狀態(tài)表現(xiàn)態(tài)y2y1次態(tài)y2n+1y.n+12211x=0x=10001110110001011011100104 .狀態(tài)圖（狀態(tài)

7、轉移圖）根據(jù)狀態(tài)表回出狀態(tài)轉移圖。狀態(tài)圖X5 .功能描述x=0時：每來一個時鐘脈沖CP,輸出狀態(tài)加1對時鐘脈沖CP“加”計數(shù)計數(shù)序列：0001-10-1100一x=1時：每來一個時鐘脈沖CP,輸出狀態(tài)減1對時鐘脈沖CP“減”計數(shù)計數(shù)序列：0011-10-0100一功能：二進制可逆計數(shù)器，對時鐘脈沖CP個數(shù)進行計數(shù)。6 .時間圖（波形圖）例2）分析下圖所示電路邏輯功能組成：兩個D觸發(fā)器（下降沿觸發(fā)）+或門+與門時鐘連在一起同步時序X時一輸入信號Mealy型輸出信號不僅與存儲電路的輸出狀態(tài)有關，還與輸入信號有關解：1.寫出激勵函數(shù)表達式D1=xD2=、2yix=y2yix2 .次態(tài)真值表輸入x現(xiàn)V

8、2態(tài)V1激勵D2函數(shù)D1次n+1V2態(tài)n+1V1000000000110100100000011000010001011010101110010111101013 .狀態(tài)表現(xiàn)態(tài)次態(tài)/輸出(.n+1n+1._x(V2V1/Z)V2V1x=0x=10000/001/00110/001/01000/001/11100/001/04.狀態(tài)圖5.時間圖CPTLrLrLrLrLrLrLrLrLIIIIIIIIIIV2'1_d!-1(1jj111H11>U_1:rr1_JL1111111*A11功能分析:由時間圖可知，一旦輸入x出現(xiàn)101序列，輸出Z=1,其他情況下Z=0101序列檢測器例3）

9、用代數(shù)法分析圖示電路的邏輯功能。CP解：1.寫出激勵函數(shù)表達式Ti二x二九T3=33二Y2T2=y2二yi2 .寫出次態(tài)方程和輸出函數(shù)表達式Qn1=tQTq=T二QTi=x二yiT2=y2=y1T373二y2yin1=yi二Ti=x二yi二yi=xn7_y2y2二T2=y2二y2二yi=yiniy3=y3二T3=y3二y3=y2=z=y3二y2二yi3 .狀態(tài)表現(xiàn)態(tài)y3y2yi次態(tài)(y3n+iy2n+iyin+i)x=0x=i00000000i00i0i00ii0i00iii00i0ii00ii00000i0i00ii0i0iiii00i0iii0iiii輸出Z0ii0i00i4.狀態(tài)圖niy

10、i=xniy2:yiniy3;y2z=y3二y2二yi15.功能描述是一個3位用行輸入移位寄存器。輸入x與寄存器低位相連，在時鐘脈沖作用下，寄存器內容從低向高左移，輸入x的信號置入寄存器最低位，輸出Z指示寄存器3位數(shù)據(jù)中“1”的個數(shù)，含有奇數(shù)個時，輸出為1,否則輸出為00例4)分析圖示電路的邏輯功能。CI<QIJIKQ2QIJCI<IK解：(1)寫出激勵函數(shù)JJi=QaQ2Ki-Q3Q2(2)寫出次態(tài)方程Qn1)JQKQJ2=Q3Q1K2=Q3QiQiQIJIKCPJ3=Q2QiLK3=Q2n1Qi=Q3Q2QiQ3Q2Qi=(Q3Q2)QiQ3Q2Qi=Q3QiQ2Q3QiniQ

11、2-QsQzQiQ3Q2_niQ3=Q3Q2QiQ3Q2(3)寫出輸出方程Z=QsQi(4)列出狀態(tài)表初態(tài)Q3Q2Qi次態(tài)Q3n+1Q2n+1Q1n+1輸出Z00000100010110010110001101001000010101000111010101111001(5)狀態(tài)圖(6)時間圖cp口一”口口口1!ISFI*I¥VIiIIiIQ3；I：-：-j；IIIIIIQ2!一:nZ;_;_i_;_11:0功能分析：在6個狀態(tài)之間循環(huán)往復，輸出Z在每一循環(huán)結束時，輸出一次1-模6計數(shù)器有兩個狀態(tài)游離于循環(huán)之外，如果誤入這兩個狀態(tài)可以自動返回主循環(huán)。(游離于主循環(huán)的狀態(tài)稱為偏離狀態(tài)，

12、進入任一偏離狀態(tài)都可返回主循環(huán)時，稱該電路具有自啟動特性)一一具有自啟動功能5.3同步時序邏輯電路設計無論是組合電路，還是時序電路，其電路設計的宗旨是一樣的：在達到功能要求的前提下，使電路最穩(wěn)定、最簡單。時序邏輯電路的設計思路是：針對某一給定邏輯要求，選擇幾個邏輯狀態(tài)(越少越好)來描述它，再用某種類型的觸發(fā)器來實現(xiàn)這一邏輯功能。5.3.1 設計的一般步驟1 .形成原始狀態(tài)圖或狀態(tài)表(1)分析給定設計要求，確定輸入/出變量、電路內部狀態(tài)的關系及狀態(tài)數(shù)；(2)定義輸入/出邏輯狀態(tài)以及每個電路狀態(tài)的含義，進行狀態(tài)賦值，并對電路狀態(tài)進行編號；(3)按設計要求列出狀態(tài)表，或畫出狀態(tài)圖。2 .狀態(tài)化簡，求

13、最簡狀態(tài)圖原始狀態(tài)表通常不是最小化狀態(tài)，它往往包含多余的狀態(tài)，因此，必須首先進行化簡。3 .狀態(tài)編碼即對簡化后的狀態(tài)進行編碼，得到狀態(tài)表。4 .確定觸發(fā)器數(shù)目和類型根據(jù)狀態(tài)數(shù)確定觸發(fā)器數(shù)目，類型無要求時可自選。5 .確定激勵函數(shù)和輸出函數(shù)表達式根據(jù)狀態(tài)表和所選觸發(fā)器激勵表，確定觸發(fā)器激勵函數(shù)和輸出函數(shù)表達式。6 .畫出邏輯圖5.3.2 完全確定同步時序邏輯電路設計在不同的輸入取值下都有確定的次態(tài)和輸出的邏輯電路一一完全確定同步時序邏輯電路。設計步驟：1 .形成原始狀態(tài)圖和原始狀態(tài)表原始狀態(tài)圖和原始狀態(tài)表是對設計要求最原始的抽象，是構造響應電路的原始依據(jù)。一般考慮以下幾個方面：(1)確定電路結構

14、模型Mealy型和Moore型。(2)設立初始狀態(tài)首先設立初始狀態(tài)，然后從初始狀態(tài)出發(fā)考慮在各種輸入作用下的狀態(tài)轉移和輸出響應。(3)根據(jù)需要記憶的信息設立電路狀態(tài)同步時序電路中狀態(tài)數(shù)目的多少取決于需要記憶和區(qū)分的信息量。切忌盲目地設立各種狀態(tài)，而應該根據(jù)問題中要求記憶和區(qū)分的信息設立每一個狀態(tài)。一般來說，當在某個狀態(tài)下輸入信號作用的結果能用已有狀態(tài)表示時，應轉向相應的已有狀態(tài)。僅當已有狀態(tài)不滿足時，才能增加新的狀態(tài)。(4)確定各時刻電路的輸出對于所設立的每個狀態(tài)，確定在不同輸入作用下的次態(tài)和電路在各時刻電路的輸出。在Moore型電路中，應指明每種狀態(tài)下對應的輸出；在Mealy型電路中，應指明

15、每種狀態(tài)下不同輸入對應的輸出。注意：初設狀態(tài)時，不一定最少，描述準確最好；采用數(shù)字或字母表示狀態(tài)，因為狀態(tài)數(shù)不確定。原始狀態(tài)圖和原始狀態(tài)表是同步時序邏輯電路設計關鍵的一步，也是相對較困難的一步，下面舉例說明狀態(tài)圖和狀態(tài)表的建立方法。例1)建立3位二進制可逆計數(shù)器原始狀態(tài)表。解：由于是可逆計數(shù)器，所以用一個輸入x控制加/減計數(shù)：當x=0時，正向計數(shù)（加計數(shù)）；當x=1時，逆向計數(shù)（減計數(shù)）。電路共有8個狀態(tài)，分別以A、B、C、H來表示。對于加計數(shù)，計數(shù)器狀態(tài)按以下順序變化：A-B-C>HA減計數(shù)時，計數(shù)器狀態(tài)按以下順序變化：HH>G-FB-AHHG，當處于A狀態(tài)時，輸出Z=10原始狀

16、態(tài)圖x/Z原始狀態(tài)表現(xiàn)態(tài)|次態(tài)/輸出Z.x=0x=1AB/0H/0BC/0A/0CD/0B/0DE/0C/0EF/0D/0FG/0E/0GH/1F/0HA/0G/1例2）建立“101”序列檢測器原始狀態(tài)圖和狀態(tài)表。該電路有一個輸入端X和一個輸出端Z。在輸入端加上0、1序列，當信號序列中出現(xiàn)“101”信號時，Z=1,否則，Z=0O確定狀態(tài)表過程如下：設：狀態(tài)A電路的初始狀態(tài)；狀態(tài)B-表示收到了序列“101”中的第一個信號“1”；狀態(tài)C表示收到了序列“101”中的前面兩位“10”；狀態(tài)D表示收到了序列“101”。據(jù)此可畫出狀態(tài)圖和狀態(tài)表：狀態(tài)A電路的初始狀態(tài)；狀態(tài)B-表示收到了序列“101”中的第

17、一個信號“1”；狀態(tài)C表示收到了序列“101”中的前面兩位“10”；狀態(tài)D表示收到了序列“101”。原始狀態(tài)圖例3）設計一個模5可逆計數(shù)器，該電路有一個輸入x和一個輸出乙當x=0時，計數(shù)器加1計數(shù)，Z為進位輸出；當x=1時，計數(shù)器減1計數(shù)，Z為借位輸出。建立Mealy型狀態(tài)機。解：由于是Mealy型，所以輸出Z是輸入x和觸發(fā)器輸出狀態(tài)的函數(shù)原始狀態(tài)圖00/01/11/0141/01/0320/10/01/00/00/0原始狀態(tài)表現(xiàn)態(tài)次態(tài)/輸出Zx=0x=100/04/111/00/022/01/033/02/044/13/0例4)某序列檢測器有一個輸入端x和一個輸出端Z。從輸入端x輸入一申隨機

18、的二進制代碼，當輸入序列中出現(xiàn)011時，Z輸出1,平時輸出00典型輸入、輸出序列如下：輸入x101011100110輸出Z000001000010解：1.假定用Mealy型同步時序邏輯電路實現(xiàn)該序列檢測器的邏輯功能。設：狀態(tài)A電路的初始狀態(tài)；狀態(tài)B表示收到了序列“狀態(tài)C表示收到了序列“狀態(tài)D表示收到了序列“cl/oo/o卜。L/01/0011”中的第一個信號“0”；011”中的加卸兩位“01”；011”。原始狀態(tài)圖一。電/常"111/00/0。/011/0G)V1©Mealy型原始狀態(tài)表初態(tài)次態(tài)/輸出Zx=0x=1ABCDB/0B/0B/0B/0A/0C/0D/1A/0狀態(tài)

19、表現(xiàn)態(tài)次態(tài)/輸出現(xiàn)態(tài)次態(tài)/輸出x=0x=1x=0x=1AB/0C/0IA/0A/1BD/0E/0JA/0A/1CF/0G/0KA/0A/1DH/0I/0LA/0A/0EJ/0K/0MA/0A/1FL/0M/0NA/0A/1GN/0P/0PA/0A/1HA/0A/0該代碼檢測器也可以設計成Moore型，此時電路輸出只與狀態(tài)有關，只有當4位代碼全部輸入完畢，才能判斷字符是否合法，因此，需要增加兩個狀態(tài)X、Y:X-10種合法碼Y6種非法碼具體狀態(tài)圖參見教材P135圖5.242 .狀態(tài)化簡原始狀態(tài)表往往包含多余的狀態(tài)，為此需要進行簡化，以求得最小化狀態(tài)表。依據(jù)：等效狀態(tài)和等效類。（1）等效狀態(tài)和等效類

20、1）等效狀態(tài)假設X犬態(tài)Si和Sj是完全確定狀態(tài)表中的兩個狀態(tài)，如果對于所有可能的輸Si、入序列，分別從Si和Sj出發(fā)，所得到的輸出響應序列完全相同，則狀態(tài)Sj等效，記作（Si,Sj），或稱Si和Sj是等效對。等效狀態(tài)可以合并為一個狀態(tài)，這種合并不會改變電路的外部特性。等效狀態(tài)判斷方法:若狀態(tài)Si和Sj是完全確定的原始狀態(tài)表中的兩個現(xiàn)態(tài)，則Si和Sj等效的條件可歸納為在一位輸入的各種取值組合下滿足如下兩條:第一，輸出相同（在輸入相同的條件下，輸出相同）必要條件第二，次態(tài)屬于下列情況之一：充分條件a.次態(tài)相同如：AB,CB（次態(tài)相同）(A,C)一A'例如，“011”序列檢測原始狀態(tài)表初態(tài)次

21、態(tài)/輸出Zx=0x=1ABCDB/0B/0B/0B/0A/0C/0D/1A/0A、D次態(tài)相同（A,D）-A'初態(tài)次態(tài)/輸出Zx=0x=1A'B/0A'/0BB/0C/0CB/0A'/1簡化狀態(tài)表b.次態(tài)交錯或為各自的現(xiàn)態(tài)如：B-C,C-B（次態(tài)交錯）(B,C)一B'現(xiàn)態(tài)AB,CDE原始狀態(tài)表次態(tài)/輸出Zx=0c/TC/1B/1D/1D/1x=1B/0E/0E/0B/1B/1B、C次態(tài)交錯！(B,C)-B'D、E次態(tài)相同！(D,E)-D'現(xiàn)態(tài)次態(tài)/輸出Zx=0x=1AB'/1B'/0B'B'/1D'/

22、0D'D'/1B'/1簡化狀態(tài)表如：BB,CC(次態(tài)為各自的現(xiàn)態(tài))(B,C)一B'現(xiàn)態(tài)ABCDE原始狀態(tài)表次態(tài)/輸出Z簡化狀態(tài)表x=0C/1B/1C/1A/1D/1x=1B/0E/0E/0B/1B/1B、C次態(tài)為各自現(xiàn)態(tài)!(B,C)fB'AC/1B/0B'B'/1E/0DA/1B/1ED/1B/1次態(tài)/輸出Z現(xiàn)態(tài)x=0x=1c.次態(tài)循環(huán)或為等效對如：A、B的次態(tài)為C、D,而GD的次態(tài)為A、(次態(tài)循環(huán))(A,B)-A',(C,D)原始狀態(tài)表現(xiàn)態(tài)ABLCD一C'次態(tài)/輸出Zx=0A/0A/1D/1A/0x=1B/0C/0C/0

23、C/0次態(tài)循環(huán)！(A,D)-A'簡化狀態(tài)表如：AC,B-D且(C,D)次態(tài)循環(huán)！(B,C)-B'(次態(tài)為等效對)現(xiàn)態(tài)次態(tài)/輸出Zx=0x=1A'A'/0B'/0B'A'/1B'/0A,B)一A'現(xiàn)態(tài)次態(tài)/輸出Zx=0x=1AB/0:E/1fBA/0E/1ICA/0D/1JfDE/1B/011EE/1B/0原始狀態(tài)表B、C次態(tài)等效對!（B,C）fB'(D,E)fD'現(xiàn)態(tài)次態(tài)/輸出Zx=0x=1AB/0D'/1B'A/0D'/1D'D'/1B/0簡化狀態(tài)表等效狀態(tài)的三個特

24、點：對稱性：若（S1,S2）,則（S2,S1）。自反性：對任何狀態(tài)，（S1,S2）。傳遞性：若（S1,S2）且（S2,S3）,則（S1,S3）。2）等效類若干彼此等價的狀態(tài)構成的集合。由（S1,S2）和（S2,S3）,可以推出（S1,S3）,進而可知S1、S2、S3屬于同一等價類，記作：（S1,S2）,（S2,S3）一S1,S2,S2等效類是廣義的概念，兩個狀態(tài)或多個狀態(tài)均可以組成一個等效類，甚至一個狀態(tài)可稱為等效類。3）最大等效類不被其他任何等效類所包含的等效類。即不是任何其他等效類的子集。換而言之，如果一個等效類不是任何其他等效類的子集，則該等效類稱為最大等效類。最大指的是獨立性，不是狀態(tài)

25、的數(shù)目最多。完全給定同步時序電路原始狀態(tài)表的化簡過程，就是尋找最大等效類，將每個最大等價類中的所有狀態(tài)合并為一個新狀態(tài)，從而得到最小狀態(tài)表的過程?；喓蟮臓顟B(tài)數(shù)等于最大等效類的個數(shù)。（2）利用隱含表法進行狀態(tài)化簡步驟：作隱含表隱含表是一個等腰直角三角形階梯網(wǎng)格，橫向和縱向的網(wǎng)格數(shù)均為原始狀態(tài)數(shù)減1,表中每個方格代表一個狀態(tài)對。標注：從左至右為第一個到倒數(shù)第二個狀態(tài)；從上到下為第二個到最后一個狀態(tài)。找等效對A.順序比較：按照隱含表中從上至下、從左至右的順序，對照原始狀態(tài)表依次對所有“狀態(tài)對”進行逐一檢查和比較，并將檢查結果標注在隱含表中的相應方格內。比較結果標注如下：等效一一在相應方格內填上“V

26、”；不等效一一在相應方格內填上“X”；與其他“狀態(tài)對”相關一一在相應方格內填上相關的“狀態(tài)對”。無法確定的進行下一輪比較。B.關聯(lián)比較比較無法確定的狀態(tài)對。首先，檢查其次態(tài)是否等效。只要任何一個次態(tài)對不等效，則該狀態(tài)對不等效，對應方格內增加“/”；如果次態(tài)對全部等效，則該狀態(tài)對等效。求最大等效類找出所有等效對之后，利用等效的傳遞性，求最大等效類。注意：各最大等效類間不應出現(xiàn)相同的狀態(tài)。所有的狀態(tài)必須被最大等效類覆蓋。作出最簡狀態(tài)表根據(jù)求出的最大等效類，將每個最大等效類中的全部狀態(tài)合并為一個狀態(tài)，即可得到和原始狀態(tài)表等價的最簡狀態(tài)表。(3)化簡舉例例1)化簡下表所示原始狀態(tài)表。現(xiàn)態(tài)次態(tài)/輸出AB

27、CDEFGx=0C/0F/0F/0D/1C/0C/0C/1x=1B/1A/1G/0E/0E/1G/0D/0解：作出隱含表給定原始狀態(tài)表具有7個狀態(tài)，所以橫向和縱向各有6個方格，根據(jù)畫隱含表的規(guī)則，可畫出隱含表如下。尋找等效對順序比較：關聯(lián)比較：確定等效狀態(tài)對。(C,F)一(A,B)(滿足次態(tài)為等效對條件)A1一BE(C,F)(滿足次態(tài)循環(huán)和次態(tài)為等效對條件)一(A,E)(B,E)D和G的次態(tài)對CD和DE不是等效對加“/”.等效對有4對：(A,B),(A,E),(B,E),(C,F)求出最大等效類由所得到的等效對和最大等效類的定義可知：原始狀態(tài)表中的7個狀態(tài)共構成四個最大等效類A,B,E,C,F

28、,D,G狀態(tài)合并，作出最小化狀態(tài)表令A,B,E-a,C,F-b,D-c,G一d代入原始狀態(tài)表中，即可得到化簡后的狀態(tài)表現(xiàn)態(tài)次態(tài)/輸出x=0x=1現(xiàn)態(tài)次態(tài)/輸出ABCDEFC/0F/0F/0D/1C/0C/0B/1A/1G/0E/0E/1G/0x=0x=1b/0b/0c/1b/1a/1d/0a/0c/0G|C/1|D/03 .狀態(tài)編碼狀態(tài)編碼：是指給最小化狀態(tài)表中用字母或數(shù)字表示的狀態(tài)，指定一個二進制代碼，形成二進制狀態(tài)表。狀態(tài)編碼也稱狀態(tài)分配，或者狀態(tài)賦值。狀態(tài)編碼任務：確定狀態(tài)編碼的長度（即二進制代碼的位數(shù)，或者說所需觸發(fā)器個數(shù)）；2m-1<n02mn一狀態(tài)數(shù)，m-觸發(fā)器數(shù)例如，若某狀

29、態(tài)表的狀態(tài)數(shù)n=7,則狀態(tài)分配時，二進制代碼的位數(shù)應為m=3或者說狀態(tài)變量個數(shù)為3,需要3個觸發(fā)器。尋找一種最佳的或接近最佳的狀態(tài)分配方案，以便使所設計的時序電路最狀態(tài)與代碼之間的對應關系可以有許多種。一般說來，用m位二進制代碼的2m種組合來對n個狀態(tài)進行分配時，可能出現(xiàn)的狀態(tài)分配方案數(shù)Ks為：27(2mn)!例如：當n=4,m=2時,KS=24/案）當n=3,m=5則KS=6720方案）要真正找到最佳的分配方案十分困難，況且分配方案的好壞還與所采用的觸發(fā)器的類型有關。因此需要找某種簡單可行的方法。常用方法：相鄰分配法相鄰分配法的基本思想：在選擇狀態(tài)編碼時，盡可能使激勵函數(shù)和輸出函數(shù)在卡諾圖上

30、的“1”方格處在相鄰位置，以便形成較大的卡諾圈，從而有利于激勵函數(shù)和輸出函數(shù)的化簡。相鄰分配法的狀態(tài)編碼原則：次態(tài)相同，現(xiàn)態(tài)相鄰。即在相同輸入條件下，具有相同次態(tài)的現(xiàn)態(tài)應盡可能分配相鄰的二進制代碼；同一現(xiàn)態(tài)，次態(tài)相鄰。即在相鄰輸入條件下，同一現(xiàn)態(tài)的次態(tài)應盡可能分配相鄰的二進制代碼；輸出相同，現(xiàn)態(tài)相鄰。即在每一種輸入取值下均具有相同輸出的現(xiàn)態(tài)應盡可能分配相鄰的二進制代碼。某些狀態(tài)表常常出現(xiàn)不能同時滿足3條原則的情況。此時，可按從至的優(yōu)先順序考慮。止匕外，從電路實際工作狀態(tài)考慮，一般將初始狀態(tài)分配“0”狀態(tài)。例1）對如下狀態(tài)表進行狀態(tài)編碼（設A為初始狀態(tài)）?，F(xiàn)次態(tài)/輸出態(tài)x=0x=1AC/1B/0

31、BA/0A/1CA/1D/1DD/1C/0解：狀態(tài)表中，狀態(tài)數(shù)n=4狀態(tài)編碼的長度應為m=2即實現(xiàn)該狀態(tài)表的功能需要兩個觸發(fā)器。根據(jù)相鄰法編碼原則，4個狀態(tài)的相鄰關系：原則：在相同輸入條件下，次態(tài)相同，現(xiàn)態(tài)相鄰。則BC相鄰，狀態(tài)B和C應分配相鄰的二進制代碼;原則：在相鄰的輸入條件下，同一現(xiàn)態(tài)，次態(tài)相鄰。則BC相鄰、AD相鄰、CD相鄰，狀態(tài)B和C、A和DC和D應分配相鄰的二進制代碼；原則：輸出完全相同，現(xiàn)態(tài)相鄰。則AD相鄰，狀態(tài)A和D應分配相鄰的二進制代碼。綜合可知：狀態(tài)分配時要求滿足B和C、A和DC和D相鄰。在進行狀態(tài)分配時，為了使狀態(tài)之間的相鄰關系一目了然，通常將卡諾圖作為狀態(tài)分配的工具。（

32、即在卡諾圖上相鄰）假定狀態(tài)變量用y2yi表示，并將A分配“00”，一種滿足上述相鄰關系的分配方案即狀態(tài)A、B、C、D的狀態(tài)編碼依次為y2yi的取值00、01、11、10。B和CA和DC和D相鄰將狀態(tài)表中的狀態(tài)ABGD分別用編碼00、01、11、10代替，即可得到該狀態(tài)表的二進制狀態(tài)表如下表所小現(xiàn)態(tài)次態(tài)/輸出現(xiàn)態(tài)Y2Y1次態(tài)y2n+1y1n+1/輸出x=0x=1x=0x=1AC/1B/00011/001/0BA/0A/10100/000/1CA/1D/11100/110/1DD/1C/01010/011/0注意：滿足分配原則的方案通?？梢杂卸喾N，設叱可從中任選4.確定激勵函數(shù)和輸出函數(shù)并畫出邏輯

33、電路圖一種。任務：根據(jù)二進制狀態(tài)表和所選觸發(fā)器的激勵表，求出觸發(fā)器的激勵函數(shù)表達式和電路的輸出函數(shù)表達式，并予以化簡。以使用適當?shù)倪壿嬮T和所選定的觸發(fā)器構成實現(xiàn)給定邏輯功能的邏輯電路。根據(jù)二進制狀態(tài)表和觸發(fā)器激勵表，求激勵函數(shù)和輸出函數(shù)的最簡表達式一股分為兩步:(1)列出激勵函數(shù)和輸出函數(shù)真值表;(2)用卡諾圖化簡后寫出最簡表達式。觸發(fā)器類型的選擇:觸發(fā)器類型的不同將決定電路中激勵函數(shù)的繁簡。因此，選擇觸發(fā)器類型的重要條件就是使函數(shù)最簡。在大多數(shù)情況下，最常選用的是D觸發(fā)器，其次是選用JK觸發(fā)器和T觸發(fā)器。在非計數(shù)型的時序電路中，有時可選用RS觸發(fā)器。例1)用J-K觸發(fā)器和適當?shù)倪壿嬮T實現(xiàn)如下

34、二進制狀態(tài)表的功能?，F(xiàn)態(tài)次態(tài)y2n+1y1n+1/輸出Vzy1x=0x=10011/001/00100/000/11100/110/11001/011/0狀態(tài)轉移激勵輸入QQn+1JK000d011d10d111d0J-K觸發(fā)器激勵表0001111000011110激勵函數(shù)和輸出函數(shù)的真值表輸入和現(xiàn)態(tài)激勵函數(shù)輸出函數(shù)Xy2y1J2K2J1K1Z0001d1d00010dd10010d11d0011d1d111000d1d01010dd11110d01d0111d0d11真值表一激勵函數(shù)和輸出函數(shù)的卡諾圖J2卡諾圖K2卡諾圖J2=xy1x)yi邏輯電路圖:Ji=Ki=1J2=XyiK2nxZ=(

35、y2x)yiZCP若采用D觸發(fā)器現(xiàn)態(tài)次態(tài)y2n+iyin+i/輸出y2yix=0x=i00ii/00i/00i00/000/iii00/ii0/ii00i/0ii/0D2卡諾圖D1卡諾圖:xy2xy2yi激勵函數(shù)表達式也可利用觸發(fā)器的次態(tài)方程確定：根據(jù)狀態(tài)表一次態(tài)卡諾圖一次態(tài)函數(shù)表達式；將次態(tài)函數(shù)表達式與觸發(fā)器次態(tài)方程相比較一激勵函數(shù)表達式如上例：現(xiàn)態(tài)次態(tài)y2n+iy1n+i/輸出V2yix=0x=i00ii/00i/00i00/000/iii00/ii0/ii00i/0ii/0y2n+1卡諾圖n1-=y2=xy2xy2yi=xyiy2xy2JK觸發(fā)器次態(tài)方程：Qn1=JQKQJ2=xyi比較

36、得TI%=X3）畫出邏輯電路圖T2=xyiT1=xZ=xy2yiZ5.3.3同步時序邏輯電路設計舉例例1）用T觸發(fā)器作為存儲元件，設計一個2位二進制減1計數(shù)器。電路工作狀態(tài)受輸入信號x控制。當x=0時，電路狀態(tài)不變；當x=1時，在時鐘脈沖作用下進行減1計數(shù)。計數(shù)器有一個輸出Z,當產(chǎn)生借位時Z為1,否則Z為0。解：2位二進制數(shù)共有4個狀態(tài)：00、01、10、11,作減1計數(shù)時，其狀態(tài)為：00一11-10一01因此，電路有4個狀態(tài)，需要2個觸發(fā)器設觸發(fā)器輸出狀態(tài)為y2y1x輸入信號x=0時，電路狀態(tài)不變；x=1時，作減1計數(shù)。Z借位輸出信號Z=1:有借位；Z=0:無借位；1）作出狀態(tài)圖和狀態(tài)表x/

37、Z狀態(tài)圖（y2y10/0（5/0-（0?J）0/01/1|1/00/0（J<111I1"0/02）確定激勵函數(shù)和輸出函數(shù)狀態(tài)表現(xiàn)態(tài)y2y100110110次態(tài)y2n+1y1n+1/輸出Z0011x=00一/一01/01/00/0x=110101/10/00/01/0根據(jù)狀態(tài)表和T觸發(fā)器激勵表確定激勵函數(shù)和輸出函數(shù)T2卡諾圖3）畫出邏輯電路圖Z卡諾圖T2=xy1T1=xZ=應291ZCP例2）設計一個兩位串行輸入、并行輸出的雙向移位寄存器。X2控制移位方向，Xi為數(shù)據(jù)輸入端。當X2=0時，X1送入寄存器高位，數(shù)據(jù)從高位移向低位；當X2=1時，X1送入寄存器低位，數(shù)據(jù)從低位移向高位

38、。解：兩位數(shù)據(jù)并行輸出寄存器需要兩個輸出端，即兩個觸發(fā)器，設V2、yi代表觸發(fā)器的狀態(tài)，直接作為電路的輸出。1）作出狀態(tài)圖和狀態(tài)表狀態(tài)表現(xiàn)態(tài)次態(tài)y2n+1y1n+1（輸入x2x1）Vzyix2x1=00x2x1=01x2x1=11x2x1=1000001001000100101110ii0111111010011101002）求出激勵方程假設采用D觸發(fā)器實現(xiàn)寄存器電路狀態(tài)表和D激勵表一激勵函數(shù)卡諾圖鐘控D激勵表QQn+1000110D0101D2咚乂1X2y1D1=X2y2X2X13)邏輯電路D2亞王”2丫1D1=X?y2X2X1111QQQ(1)CI_ID=rr例3）用J-K觸發(fā)器設計“10

39、1”序列檢測器。當x隨機輸入信號中出現(xiàn)101”序列時，Z輸出1。典型序列如下：輸入x:001010110100輸出Z:000010100100分析：A電路初始狀態(tài)B表示收到了序列“101”中的第一個“1”信號;C-表示收到了序列“101”中的前面兩位“10”；D表示收到了序列“101”。解：假定用Moore型實現(xiàn)功能狀態(tài)表1）作出狀態(tài)圖和狀態(tài)表狀態(tài)圖現(xiàn)態(tài)次態(tài)輸出Zx=0x=1AAB0BCB0CAD0DCB12）狀態(tài)化簡根據(jù)化簡法則可知，狀態(tài)表已是最小化狀態(tài)表。3）狀態(tài)編碼共有4個狀態(tài)，需用2位二進制代碼表示，即需要2個觸發(fā)器設狀態(tài)變量為y2、y1,根據(jù)相鄰法的編碼原則可知：A、C相鄰，RD相鄰

40、。編碼方案：A:00B:01C:10D:11相應的二進制狀態(tài)表:現(xiàn)態(tài)次態(tài)/輸出輸出Vzy1x=0x=1Z00000100110010100011011100114）確定激勵函數(shù)和輸出函數(shù)方法1:激勵表法二進制狀態(tài)表和JK觸發(fā)器激勵表一激勵函數(shù)和輸出函數(shù)真值表激勵函數(shù)和輸出函數(shù)真值表輸入和現(xiàn)態(tài)次態(tài)激勵函數(shù)輸出函數(shù)xy2y1n+1n+1y2y1J2K2J1KlZ000000d0d0001101dd1001000d10d001110d0d11100010d1d0101010dd0011011d01d011101d1d01djJ2卡諾圖00011110L1K2卡諾圖00011110LdJ2=xy1K2:xy1xy二x二y1方法2:次態(tài)方程法由次態(tài)方程確定激勵函數(shù)和輸出函數(shù)。Qn1=jQKQn,1、2=MXY2Yi=Xyi(y2y2)xy2Yi=對1V2(Xyxyi)y2比較得：比較得J2k2=xyixyiQn'=JQKQyn'=x=x(yjyi)=xyixyi比較得：比較得J2-xyiK2=xy1xy1=x-y15）畫邏輯電路圖J1=xK1=xJ2=xyiK2=x二y1ZCPxABCDEFGB/0D/0F/0A/1A/0A/0A/1例4）設計一個3位二進制碼的