計算機組成原理與匯編語言ppt課件

1、計算機組成原理與匯編言語計算機組成原理與匯編言語(2019(2019級級) )北航計算機學院北航計算機學院 劉旭東劉旭東 、熊桂喜、熊桂喜 ：8231628582316285MailMail： 2第五部分第五部分 CPU CPU與控制單元設計與控制單元設計一、一、CPU的功能與組成的功能與組成二、數(shù)據(jù)通路設計二、數(shù)據(jù)通路設計三、指令執(zhí)行流程分析三、指令執(zhí)行流程分析四、硬布線控制器設計四、硬布線控制器設計五、微程序原理五、微程序原理六、微程序控制器設計六、微程序控制器設計七、

2、流水線技術簡介七、流水線技術簡介31.1 CPU1.1 CPU的功能與組成的功能與組成vCPU的功能：控制指令執(zhí)行的功能：控制指令執(zhí)行v取指令：從存儲器中讀出指令取指令：從存儲器中讀出指令v指令地址部件：指明當前要讀取的指令在存儲器指令地址部件：指明當前要讀取的指令在存儲器中的地址中的地址v指令存放部件：保管從存儲器中取來的指令指令存放部件：保管從存儲器中取來的指令v分析指令：分析指令的操作性質(zhì)以及操作對象的分析指令：分析指令的操作性質(zhì)以及操作對象的位置地址位置地址v譯碼部件：對指令進展譯碼譯碼部件：對指令進展譯碼v執(zhí)行指令：實現(xiàn)指令應該具有的操作功能執(zhí)行指令：實現(xiàn)指令應該具有的操作功能v控制

3、信號邏輯部件：根據(jù)指令的操作性質(zhì)和操作控制信號邏輯部件：根據(jù)指令的操作性質(zhì)和操作對象的地址譯碼結果，在時序信號配合下，產(chǎn)對象的地址譯碼結果，在時序信號配合下，產(chǎn)生一系列的微操作控制信號，從而控制計算機的運生一系列的微操作控制信號，從而控制計算機的運算器、存儲器或輸入輸出接口等部件任務，實現(xiàn)指算器、存儲器或輸入輸出接口等部件任務，實現(xiàn)指令所表示的功能。令所表示的功能。v時序部件：提供計算機基準時序信號時序部件：提供計算機基準時序信號41.1 CPU1.1 CPU的功能與組成的功能與組成vCPU的組成的組成v運算單元：算術邏輯運算單元運算單元：算術邏輯運算單元ALUv存放器：通用存放器組存放器：通

4、用存放器組GPRs，標志存，標志存放器放器FR，又稱程序形狀字，又稱程序形狀字PSW，暫時，暫時存放器存放器TRv控制單元控制單元CU：v指令地址部件：程序計數(shù)器指令地址部件：程序計數(shù)器PCv指令存放部件：指令存放器指令存放部件：指令存放器IRv譯碼部件：指令譯碼器譯碼部件：指令譯碼器IDv控制部件：微操作控制信號產(chǎn)生部件控制部件：微操作控制信號產(chǎn)生部件v時序部件：產(chǎn)生時序信號時序部件：產(chǎn)生時序信號v內(nèi)部總線：內(nèi)部總線：CPU內(nèi)部數(shù)據(jù)通路內(nèi)部數(shù)據(jù)通路Internal Bus51.1 CPU1.1 CPU的功能與組成的功能與組成CPU內(nèi)部構造內(nèi)部內(nèi)部構造內(nèi)部單總線構造單總線構造執(zhí)行單元執(zhí)行單元E

5、U控制單元控制單元CU存放器單元存放器單元中斷系統(tǒng)中斷系統(tǒng)內(nèi)部總線內(nèi)部總線61.1 CPU1.1 CPU的功能與組成的功能與組成vCPU內(nèi)部的存放器內(nèi)部的存放器v通用存放器通用存放器General Register：用戶可見：用戶可見匯編言語可運用匯編言語可運用v數(shù)據(jù)存放器、基址存放器、變址存放器、堆棧指數(shù)據(jù)存放器、基址存放器、變址存放器、堆棧指針、標志存放器等針、標志存放器等v控制與形狀存放器：用戶不可見，為系統(tǒng)控制公控制與形狀存放器：用戶不可見，為系統(tǒng)控制公用。用。vMARMemory Address Register：存儲器地：存儲器地址存放器址存放器vMBR/MDRMemory Buf

6、fer Register，Memory Data Register：存儲器數(shù)據(jù)緩沖器：存儲器數(shù)據(jù)緩沖器vPCProgram Counter：程序計數(shù)器：程序計數(shù)器vIRInstruction Register：指令存放器：指令存放器v暫時存放器暫時存放器Temporary Register：用戶不可：用戶不可見見71.1 CPU1.1 CPU的功能與組成的功能與組成v執(zhí)行單元執(zhí)行單元EUExecution Unitv執(zhí)行單元的中心：算術邏輯運算單元執(zhí)行單元的中心：算術邏輯運算單元ALU，完成算術運算、邏輯運算、移位運算等操作；完成算術運算、邏輯運算、移位運算等操作；v存放器：提供數(shù)據(jù)緩沖；存放

7、器：提供數(shù)據(jù)緩沖；v控制單元控制單元CUControl Unitv指令存放器指令存放器IRv指令譯碼器指令譯碼器IDInstruction Decoderv時序部件：提供各種時序信號時序部件：提供各種時序信號v控制信號生成部件：產(chǎn)生計算機其他部件所需求控制信號生成部件：產(chǎn)生計算機其他部件所需求的一切微操作控制信號，分組合邏輯和微程序兩的一切微操作控制信號，分組合邏輯和微程序兩種實現(xiàn)方式。種實現(xiàn)方式。v中斷系統(tǒng)中斷系統(tǒng)v檢查中斷信號，中斷檢查中斷信號，中斷CPU的正常程序執(zhí)行，處置的正常程序執(zhí)行，處置異常事務。異常事務。8CPU的功能與組成的功能與組成數(shù)據(jù)通路設計數(shù)據(jù)通路設計指令執(zhí)行流程分析指令

8、執(zhí)行流程分析硬布線控制器設計硬布線控制器設計微程序原理微程序原理微程序控制器設計微程序控制器設計流水線技術簡介流水線技術簡介第五部分第五部分 CPU CPU與控制單元設計與控制單元設計92.1 2.1 模型機構造簡述單總線構造模型機構造簡述單總線構造v單總線構造單總線構造CPU、存儲器、存儲器v模型機模型機CPU構造描畫構造描畫v16位系統(tǒng)，內(nèi)部總線銜接位系統(tǒng)，內(nèi)部總線銜接v4個通用存放器部件個通用存放器部件R0、R1、R2、R3v程序計數(shù)器程序計數(shù)器 PCv指令存放器指令存放器 IRv運算單元運算單元 ALU、形狀存放器、形狀存放器 FRv主存地址緩存主存地址緩存 MARv主存數(shù)據(jù)寫入緩存主

9、存數(shù)據(jù)寫入緩存 MDR、主存數(shù)據(jù)讀出緩存、主存數(shù)據(jù)讀出緩存 MERv其他暫存器其他暫存器 A、C、D v微操作信號控制單元微操作信號控制單元102.2 2.2 模型機的指令系統(tǒng)模型機的指令系統(tǒng)v指令格式v操作碼位數(shù)：固定8位v指令長度：16位或32位v尋址方式：5種尋址方式，立刻數(shù)、存放器直接、存放器間接、基址尋址、相對尋址只用于轉移類指令n Opcode：操作碼：操作碼8位位n Ms：源操作數(shù)尋址方式：源操作數(shù)尋址方式2位位n Rs：源存放器：源存放器2位位n Mt：目的操作數(shù)尋址方式：目的操作數(shù)尋址方式2位位n Rt：目的存放器：目的存放器2位位n Data：立刻數(shù)：立刻數(shù)16位位n Of

10、fset：基址尋址或相對尋址的位：基址尋址或相對尋址的位移量移量16位位112.2 2.2 模型機的指令系統(tǒng)模型機的指令系統(tǒng)v指令類型指令類型v傳送類指令：傳送類指令：MOV指令，指令，16位或位或32位指令位指令v4種傳送類型：立刻數(shù)種傳送類型：立刻數(shù)存放器，存放器存放器，存放器存放存放器，存放器器，存放器存儲器，存儲器存儲器，存儲器存放器存放器v運算類指令：算術和邏輯運算，運算類指令：算術和邏輯運算， 16位或位或32位指位指令，令，RR型指令或型指令或RS型指令，型指令，4種類型以加法運種類型以加法運算為例算為例v立刻數(shù)立刻數(shù) + 存放器存放器 存放器存放器v存放器存放器 + 存放器存放

11、器 存放器存放器v存放器存放器 + 存儲器存儲器 存放器存放器v存放器存放器 + 存放器存放器 存儲器存儲器v轉移類指令轉移類指令v條件條件/非條件轉移、轉子程序：非條件轉移、轉子程序：32位指令，采用相位指令，采用相對尋址對尋址v子程序前往：子程序前往：16位指令位指令v其它指令：其它指令：16位指令位指令12存儲器存儲器PC地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部v 存儲器：存儲指令和存儲器：存儲指令和數(shù)據(jù)數(shù)據(jù)v PC：當前指令地址：當前指令地址v IR：存儲當前指令：存儲當前指令IR2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 1.1.指令相關指令相關組成部件組成部件13存儲器存儲

12、器PC地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部v 送地址：送地址：PCABMemv 讀指令，讀指令，MemDBIRv 修正修正PCIR2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 2.2.指令相關指令相關取指數(shù)據(jù)通路取指數(shù)據(jù)通路14存儲器存儲器PC地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部v 通用存放器：通用存放器：R0、R1、R2、R3v 算術邏輯運算單元算術邏輯運算單元ALUIR2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 3.3.存放器存放器/ALU/ALU相關相關組成部件組成部件ALUR0R1R2R315存儲器存儲器PC地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部v 存

13、儲器到存放器：存儲器到存放器：MemDBGPRsv 保管保管ALU結果：結果：ALUGPRsv 存放器間傳送：存放器間傳送：GPRsGPRsIR2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 4.4.存放器存放器/ALU/ALU數(shù)據(jù)通路存放器輸入數(shù)據(jù)通路存放器輸入ALUR0R1R2R316存儲器存儲器PC地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部IR2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 5.5.存放器存放器/ALU/ALU數(shù)據(jù)通路存放器輸出數(shù)據(jù)通路存放器輸出ALUR0R1R2R3v 保管存放器內(nèi)容：保管存放器內(nèi)容：GPRsDBMemv 存放器間接尋址：存放器間接尋址：GPRsABv 存放

14、器運算：存放器運算：GPRsALU17存儲器存儲器PC地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部IR2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 6.6.存放器存放器/ALU/ALU數(shù)據(jù)通路數(shù)據(jù)通路ALUALU輸入輸入ALUR0R1R2R3v 存放器運算：存放器運算：GPRsALUv 存儲器：存儲器：v 運算運算v 尋址計算尋址計算v 轉移地址計算：轉移地址計算：PCALU18存儲器存儲器PC地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部IR2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 7.7.存放器存放器/ALU/ALU數(shù)據(jù)通路數(shù)據(jù)通路ALUALU輸出輸出ALUR0R1R2R3v 輸出到

15、存放器：輸出到存放器：ALUGPRsv 結果保管到存儲器：結果保管到存儲器：ALUDBMemv 操作數(shù)地址計算：操作數(shù)地址計算：ALUABv 轉移地址計算：轉移地址計算：ALUPC19存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 8.8.存放器存放器/ALU/ALU數(shù)據(jù)通路改良數(shù)據(jù)通路改良PCIRALUR0R1R2R3v數(shù)據(jù)通路銜接關系復雜數(shù)據(jù)通路銜接關系復雜v引入內(nèi)部總線引入內(nèi)部總線vGPRs、ALU、PC 之間的傳送經(jīng)過內(nèi)部總線之間的傳送經(jīng)過內(nèi)部總線vGPRs、ALU、PC、IR 與與 DB、AB 之間的傳送之間的傳送經(jīng)過內(nèi)部總線經(jīng)

16、過內(nèi)部總線20存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 9.CPU9.CPU內(nèi)部總線內(nèi)部總線PCIRALUR0R1R2R3v IB與與GPRs之間：之間：GPRsIB、IBGPRsv IB與與ALU之間：之間：ALUIB、IBALUv IB與與PC之間：之間： IBPC、PCIBv IB與與IR之間：之間： IBIR內(nèi)部總線IB21存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 9.CPU9.CPU內(nèi)部總線內(nèi)部總線PCIRALUR0R1R2R3內(nèi)部總線IBv IB與與DB之間：

17、數(shù)據(jù)之間：數(shù)據(jù)總線經(jīng)過總線經(jīng)過IB將數(shù)據(jù)將數(shù)據(jù)送送CPU內(nèi)部內(nèi)部 IBDB、DBIBv IB與與AB之間：之間：AB經(jīng)過經(jīng)過IB接納接納CPU內(nèi)內(nèi)部計算出來的地址部計算出來的地址 IBAB22存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 10.10.系統(tǒng)總線接口系統(tǒng)總線接口PCIRALUR0R1R2R3內(nèi)部總線IBv IB與與AB之間：之間： 地址緩存地址緩存MAR IBMAR、MARABv IB與與DB之間：之間： 數(shù)據(jù)緩存數(shù)據(jù)緩存MDR、MER IBMDR、MDRDB DBMER、MERIB MARMDRMER23存儲器存儲器地址總

18、線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 11.11.內(nèi)部數(shù)據(jù)緩存內(nèi)部數(shù)據(jù)緩存PCIRALUR0R1R2R3內(nèi)部總線IBv ALU結果保管：添加存結果保管：添加存放器放器Av ALU數(shù)據(jù)輸入緩存：添數(shù)據(jù)輸入緩存：添加存放器加存放器Dv CPU內(nèi)部數(shù)據(jù)暫存：添內(nèi)部數(shù)據(jù)暫存：添加存放器加存放器CMARMDRMERDAC24存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 12.12.形狀存放器形狀存放器FRFR通路通路PCIRALUR0R1R2R3內(nèi)部總線IBv 標志存放器標志存放器FR：反映：反映當

19、前當前CPU形狀形狀v 形狀產(chǎn)生：形狀產(chǎn)生： ALU形狀形狀FR、其他、其他形狀形狀FRv 形狀保管：形狀保管： FRIB如入棧如入棧MARMDRMERDACFR25存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.3 2.3 數(shù)據(jù)通路設計數(shù)據(jù)通路設計 小結小結PCIRALUR0R1R2R3內(nèi)部總線IBv 一切能夠途徑一切能夠途徑v 存放器存放器存放器存放器v 存放器存放器存儲器存儲器v ALU 存放器存放器v ALU 存儲器存儲器v 內(nèi)部總線內(nèi)部總線v 規(guī)范內(nèi)部互連規(guī)范內(nèi)部互連v 簡化通路設計簡化通路設計MARMDRMERDACFR26v控制信號的作用控制信號的作用v功能部件

20、控制信號功能部件控制信號v選擇詳細的操作功能，如選擇詳細的操作功能，如ALU操作控制信操作控制信號號v數(shù)據(jù)通路控制信號數(shù)據(jù)通路控制信號v允許允許/制止相應部件輸出數(shù)據(jù)制止相應部件輸出數(shù)據(jù)v存放器部件寫入控制存放器部件寫入控制v存放器輸入數(shù)據(jù)鎖存存放器輸入數(shù)據(jù)鎖存2.4 2.4 控制信號設計控制信號設計272.4 2.4 控制信號設計控制信號設計v控制信號設計例如vAC：A輸出到總線Aout，同時C寫入控制CinvBC：B輸出到總線Bout，同時C寫入控制Cin28存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 1.PC1.PC相關相關PC

21、IRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACFRuPC調(diào)整調(diào)整 PC2uPC輸出控制輸出控制PCoutuPC寫入控制寫入控制PCinPC+2PCoutPCin29存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 2.IR 2.IR相關相關PCIRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACFRuIR寫入控制寫入控制IRinPC+2PCoutIRinPCin30存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 3. 3.通用存放器相關通用存放器相關PCIRA

22、LU內(nèi)部總線IBMARMDRMERDACFRu細化通用存細化通用存放器部分數(shù)放器部分數(shù)據(jù)通路據(jù)通路PC+2PCoutPCinIRinR0R1R2R3R0R1R2R331存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 3. 3.通用存放器相關通用存放器相關PCIRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACFRu存放器輸出控制存放器輸出控制 R0out, R1out R2out, R3outu存放器輸入控制存放器輸入控制R0in, R1in R2in, R3inPC+2PCoutPCinIRinR3outR2outR1outR

23、0outR3inR2inR1inR0in32存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 4.ALU 4.ALU相關相關PCIRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACFRPC+2PCoutPCinIRinR3outR2outR1outR0outR3inR2inR1inR0inAout Ain S2 S1 S0DinuALU操作選擇：操作選擇： S0,S1,S2u存放器存放器D輸入控制輸入控制Dinu結果輸入控制：結果輸入控制：Ainu結果輸出控制：結果輸出控制： Aoutu標志輸出控制：標志輸出控制：FRout FR

24、out33存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 5. 5.暫存器暫存器C C相關相關PCIRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACFRPC+2PCoutPCinIRinR3outR2outR1outR0outR3inR2inR1inR0inAout Ain S2 S1 S0DinuC輸出控制：輸出控制： CoutuC輸入控制：輸入控制： Cin FRoutCout Cin34存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 6. 6.地址緩存地址緩存MAR

25、MAR相關相關PCIRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACFRPC+2PCoutPCinIRinR3outR2outR1outR0outR3inR2inR1inR0inAout Ain S2 S1 S0DinuMAR輸出控制：輸出控制： MARoutuMAR輸入控制：輸入控制： MARin FRoutCout Cin MARoutMARin35存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 7. 7.數(shù)據(jù)緩存數(shù)據(jù)緩存MDRMDR、MERMER相關相關PCIRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACF

26、RPC+2PCoutPCinIRinR3outR2outR1outR0outR3inR2inR1inR0inAout Ain S2 S1 S0DinuMDR輸入輸出：輸入輸出： MDRout，MDRinuMER輸入輸出：輸入輸出： MERout, MERin FRoutCout Cin MARoutMARin MERout MDRoutMERinMDRin36存儲器存儲器地址總線AB數(shù)據(jù)總線DB控制總線CBCPU內(nèi)部內(nèi)部2.4 2.4 控制信號設計控制信號設計 8. 8.存儲器相關存儲器相關PCIRALUR0R1R2R3內(nèi)部總線IBMARMDRMERDACFRPC+2PCoutPCinIRin

27、R3outR2outR1outR0outR3inR2inR1inR0inAout Ain S2 S1 S0Dinu存儲器讀出：存儲器讀出： MemRu存儲器寫入：存儲器寫入： MemW FRoutCout Cin MARoutMARin MERout MDRoutMERinMDRinMemWMemR37v功能部件的控制信號功能部件的控制信號v用于功能部件的操作選擇用于功能部件的操作選擇vALU：算術邏輯運算的功能選擇：算術邏輯運算的功能選擇v存儲器：讀、寫控制存儲器：讀、寫控制v存放器部件的控制存放器部件的控制v輸出控制輸出使能：傳送至總線輸出控制輸出使能：傳送至總線IB、DB、ABv輸入控制

28、數(shù)據(jù)鎖存輸入控制數(shù)據(jù)鎖存2.4 2.4 控制信號設計小結控制信號設計小結382.4 2.4 模型機完好構造模型機完好構造39CPU的功能與組成的功能與組成數(shù)據(jù)通路設計數(shù)據(jù)通路設計指令執(zhí)行流程分析指令執(zhí)行流程分析硬布線控制器設計硬布線控制器設計微程序原理微程序原理微程序控制器設計微程序控制器設計流水線技術簡介流水線技術簡介第五部分第五部分 CPU CPU與控制單元設計與控制單元設計403.1 3.1 控制方式與時序系統(tǒng)控制方式與時序系統(tǒng)v指令周期指令周期v取指周期：從存儲器取出指令送指令存放器全過程，由取指周期：從存儲器取出指令送指令存放器全過程，由一系列的微操作按順序執(zhí)行構成。一系列的微操作按

29、順序執(zhí)行構成。v取數(shù)周期間址周期：計算操作數(shù)有效地址，取出操取數(shù)周期間址周期：計算操作數(shù)有效地址，取出操作數(shù)；作數(shù)；v執(zhí)行周期：執(zhí)行指令的功能執(zhí)行周期：執(zhí)行指令的功能v每個周期都由一系列的微操作構成每個周期都由一系列的微操作構成v指令地址送到指令地址送到 MAR：記為：記為 MARPCv存儲器讀指令或數(shù)據(jù)送到存儲器讀指令或數(shù)據(jù)送到 MER：記為：記為 MERM(MAR)v調(diào)整調(diào)整 PC 以指向下一條指令地址：記為以指向下一條指令地址：記為 PCPC2v指令從指令從 MER 送到送到 IR：記為：記為 IRMERvMDR 數(shù)據(jù)寫入存儲器：記為數(shù)據(jù)寫入存儲器：記為 M(MAR)MDR413.1 3

30、.1 控制方式與時序系統(tǒng)控制方式與時序系統(tǒng)v控制方式控制方式v同步控制方式：以主時鐘為根底同步控制方式：以主時鐘為根底v一致機器周期：一切機器周期包含一樣節(jié)拍一致機器周期：一切機器周期包含一樣節(jié)拍v不同節(jié)拍機器周期：機器周期的節(jié)拍數(shù)不一致不同節(jié)拍機器周期：機器周期的節(jié)拍數(shù)不一致v中央控制與部分控制相結合中央控制與部分控制相結合v異步控制方式異步控制方式v同步控制方式下的時序系統(tǒng)同步控制方式下的時序系統(tǒng)v脈沖時序信號：主時鐘脈沖脈沖時序信號：主時鐘脈沖v節(jié)拍信號：節(jié)拍信號：T1，T2，T3，T4，每個節(jié)拍信號有效，每個節(jié)拍信號有效時間為一個時鐘周期時間為一個時鐘周期v機器周期信號：機器周期信號：

31、M1，M2，M3，M4，每個機器周，每個機器周期信號有效時間為一個機器周期期信號有效時間為一個機器周期423.1 3.1 控制方式與時序系統(tǒng)控制方式與時序系統(tǒng)v時序系統(tǒng)例如時序系統(tǒng)例如433.1 3.1 控制方式與時序系統(tǒng)控制方式與時序系統(tǒng)v時序部件時序部件443.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析v指令的執(zhí)行過程指令的執(zhí)行過程v取指：從存取器讀取當前指令送到指令存放取指：從存取器讀取當前指令送到指令存放器器IR，要根據(jù)指令編碼的長度才干確定，要根據(jù)指令編碼的長度才干確定讀取指令的詳細流程。讀取指令的詳細流程。v取數(shù)：計算操作數(shù)地址，讀取操作數(shù)，要根取數(shù)：計算操作數(shù)地址，讀取

32、操作數(shù)，要根據(jù)操作數(shù)的來源和尋址方式才干確定詳細的據(jù)操作數(shù)的來源和尋址方式才干確定詳細的操作過程。操作過程。v執(zhí)行：執(zhí)行并送結果。執(zhí)行：執(zhí)行并送結果。453.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析v模型機取指周期分析模型機取指周期分析v機器字長機器字長16bits，每一次從存儲器能讀，每一次從存儲器能讀取取16bitsv指令的中心部分占指令的中心部分占16bitsv指令編碼長度有：指令編碼長度有：2個字節(jié)個字節(jié)16位，位，4個字節(jié)個字節(jié)32位。位。v取指部件在讀取第一個取指部件在讀取第一個16bits后，才干后，才干分析出指令的根本特征，才干獲知后續(xù)分析出指令的根本特征，才干獲知

33、后續(xù)字節(jié)是當前指令的另一部分，還是下一字節(jié)是當前指令的另一部分，還是下一條指令。條指令。v假設把讀取第一個假設把讀取第一個16bits稱之為取指周稱之為取指周期，那么在這種前題下，一切指令的取期，那么在這種前題下，一切指令的取指周期是完全一樣的。指周期是完全一樣的。463.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析v取指周期的微操作流程v取指流程v指令地址送MARv存儲器讀出指令，送MERv調(diào)整PC，指令送IR取取指指周周期期時鐘周期時鐘周期完成功能完成功能需要的控制信號需要的控制信號T1指令地址送指令地址送MAR（MARPC）PCout, MARinT2讀指令送讀指令送MER（ME

34、RM (MAR)）MARout, MemR, MERinT3PC調(diào)整，指令送調(diào)整，指令送IR，譯碼，譯碼（PCPC + 2，IRMER）PC+2, MERout, IRin473.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析vRR型傳送指令執(zhí)行流程v如: MOV R1，R2 ; R1 (R2)v指令長度：16位483.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析vR-立刻數(shù)型傳送指令執(zhí)行流程v如: MOV R1，2000H ; R1 2000Hv指令長度：32位493.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析vRR型運算指令執(zhí)行流程v如: ADD R1，R0 ; R

35、1 (R0) + (R1) v指令長度：16位v設ALU控制信號 S2S1S0=001 表示 “加503.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析vRS型傳送指令執(zhí)行流程v如: MOV R0，1000H(R1) ； R0 1000 +R1v指令長度：32位513.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析vRS型傳送指令執(zhí)行流程v如: MOV 1000(R1), R0 ；1000 +R1 (R0)v指令長度：32位523.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析vRS型運算指令執(zhí)行流程v如: ADD R0, 1000(R1) ；R0 (R0)+(1000+(R

36、1)v指令長度：32位533.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析v轉移類指令執(zhí)行流程v如: JMP 200 ；PC(PC)+200v指令長度：32位543.2 3.2 典型指令執(zhí)行流程分析典型指令執(zhí)行流程分析v轉移類指令執(zhí)行流程v如: JE 200 ；假設“零標志位Z=1，那么 PC(PC)+200v指令長度：32位55CPU的功能與組成的功能與組成數(shù)據(jù)通路設計數(shù)據(jù)通路設計指令執(zhí)行流程分析指令執(zhí)行流程分析硬布線控制器設計硬布線控制器設計微程序原理微程序原理微程序控制器設計微程序控制器設計流水線技術簡介流水線技術簡介第五部分第五部分 CPU CPU與控制單元設計與控制單元設計5

37、64.1 4.1 硬布線控制器設計方法硬布線控制器設計方法v 設計步驟設計步驟v 指令系統(tǒng)設計：包括指令格式、指令類型指令系統(tǒng)設計：包括指令格式、指令類型、每種指令的功能、尋址方式等等；、每種指令的功能、尋址方式等等；v 數(shù)據(jù)通路設計：數(shù)據(jù)通路與控制信號；數(shù)據(jù)通路設計：數(shù)據(jù)通路與控制信號；v 時序系統(tǒng)設計：時序信號與控制方式；時序系統(tǒng)設計：時序信號與控制方式；v 指令執(zhí)行流程規(guī)劃：每條指令的執(zhí)行流程指令執(zhí)行流程規(guī)劃：每條指令的執(zhí)行流程及對應微操作控制信號；及對應微操作控制信號；v 微操作控制信號綜合：對每一個微操作控微操作控制信號綜合：對每一個微操作控制信號進展綜合和化簡，寫出邏輯表達式制信號

38、進展綜合和化簡，寫出邏輯表達式；v 微操作控制信號的邏輯實現(xiàn)：邏輯電路微操作控制信號的邏輯實現(xiàn)：邏輯電路574.1 4.1 微操作信號的綜合微操作信號的綜合v微操作控制信號微操作控制信號 MEROut 的綜合的綜合584.1 4.1 微操作信號的綜合微操作信號的綜合v 微操作控制信號C的布爾函數(shù)(,)mjklnCf OP T SD FR593.3 3.3 微操作信號部件的實現(xiàn)微操作信號部件的實現(xiàn)v控制部件的實現(xiàn)控制部件的實現(xiàn)v硬連線實現(xiàn)方式硬連線實現(xiàn)方式v組合邏輯電路組合邏輯電路v可編程邏輯陣列可編程邏輯陣列 PLAv可編程陣列邏輯可編程陣列邏輯 PALv通用陣列邏輯通用陣列邏輯 GALv微程

39、序控制器微程序控制器60CPU的功能與組成的功能與組成數(shù)據(jù)通路設計數(shù)據(jù)通路設計指令執(zhí)行流程分析指令執(zhí)行流程分析硬布線控制器設計硬布線控制器設計微程序原理微程序原理微程序控制器設計微程序控制器設計流水線技術簡介流水線技術簡介第五部分第五部分 CPU CPU與控制單元設計與控制單元設計615.1 5.1 微程序原理微程序原理v根本思緒根本思緒v指令執(zhí)行：按順序執(zhí)行一系列微操作，每一指令執(zhí)行：按順序執(zhí)行一系列微操作，每一個時鐘周期完成一個或多個微操作。個時鐘周期完成一個或多個微操作。 v將指令執(zhí)行微操作序列中一個時鐘周期內(nèi)同將指令執(zhí)行微操作序列中一個時鐘周期內(nèi)同時完成的微操作用一個二進制代碼串來表示

40、時完成的微操作用一個二進制代碼串來表示，這就是微指令。，這就是微指令。v微指令的執(zhí)行：經(jīng)過某種邏輯產(chǎn)生該微指令微指令的執(zhí)行：經(jīng)過某種邏輯產(chǎn)生該微指令所表示的微操作控制信號，并維持一個時鐘所表示的微操作控制信號，并維持一個時鐘周期。周期。v指令的執(zhí)行指令的執(zhí)行 微指令序列微指令序列v微指令序列微指令序列 微程序微程序v一條機器指令對應一段微程序一條機器指令對應一段微程序v將一切指令的微程序保管在存儲器中控制將一切指令的微程序保管在存儲器中控制存儲器存儲器v基于這種思想構造的控制器：微程序控制器基于這種思想構造的控制器：微程序控制器625.1 5.1 微程序原理微程序原理微指令微指令1微指令微指令

41、2微指令微指令4取指部分微程序公共微程序取指部分微程序公共微程序v模型機取指部分微操作流程模型機取指部分微操作流程63微指令微指令5.1 5.1 微程序原理微程序原理123vR-立刻數(shù)型傳送指令微程序立刻數(shù)型傳送指令微程序v如如: MOV R1，2000H ; R1 2000Hv指令長度：指令長度：32位位456645.1 5.1 微程序原理微程序原理vRS型運算指令執(zhí)行流程v如: ADD R0, 1000(R1) ；R0 (R0)+(1000+(R1)微指令微指令1234567891065ROMv控制存儲器控制存儲器取指公共微程序取指公共微程序ADD微程序不含取指微程序不含取指SUB微程序不

42、含取指微程序不含取指AND微程序不含取指微程序不含取指JMP指令微程序不含取指指令微程序不含取指控制存儲器構造5.1 5.1 微程序原理微程序原理665.1 5.1 微程序原理微程序原理v微指令的構成要素微指令的構成要素v操作控制字段：描畫微操作控制信息，以操作控制字段：描畫微操作控制信息，以便產(chǎn)生對應的控制信號；便產(chǎn)生對應的控制信號；v順序控制字段：經(jīng)過順序控制字段決議下順序控制字段：經(jīng)過順序控制字段決議下一條微指令的地址在控制存儲器中的地一條微指令的地址在控制存儲器中的地址。址。操作控制字段操作控制字段順序字段順序字段675.1 5.1 微程序原理微程序原理v微程序控制器的原理微指令執(zhí)行過

43、程v根據(jù)指令譯碼得到該指令執(zhí)行部分的第一條微指令的地址。v讀取微指令送微指令存放器IRv生成微操作信號送控制總線執(zhí)行該微指令v順序邏輯根據(jù)順序控制字段和標志構成下一條微指令的地址并送CMAR，以便讀取下一條微指令。685.2 5.2 微指令格式微指令格式v操作控制字段編碼方式操作控制字段編碼方式v直接控制編碼：每個二進制位代表直接控制編碼：每個二進制位代表1個控制信號，個控制信號，不需求譯碼。不需求譯碼。v分段直接編譯：將微操作分組，同一組微操作互斥分段直接編譯：將微操作分組，同一組微操作互斥，不會同時執(zhí)行；組間微操作能夠同時執(zhí)行，組內(nèi)，不會同時執(zhí)行；組間微操作能夠同時執(zhí)行，組內(nèi)微操作采用編碼

44、方式。從編碼到控制信號需求譯碼微操作采用編碼方式。從編碼到控制信號需求譯碼。695.2 5.2 微指令格式微指令格式v順序控制字段順序控制字段v測試條件字段：該微指令執(zhí)行完后，能測試條件字段：該微指令執(zhí)行完后，能否要根據(jù)否要根據(jù)ALU的標志以及根據(jù)什么標志來確的標志以及根據(jù)什么標志來確定下一條微指令在控制存儲器中的地址。定下一條微指令在控制存儲器中的地址。v次地址字段：順序執(zhí)行時，指出下一條微指次地址字段：順序執(zhí)行時，指出下一條微指令的地址，有條件轉移時，需求與條件測試令的地址，有條件轉移時，需求與條件測試字段配合才干確定真正要執(zhí)行的下一條微指字段配合才干確定真正要執(zhí)行的下一條微指令。令。微操

45、作控制信息字段微操作控制信息字段測試字段測試字段 次地址字段次地址字段順序字段順序字段705.3 5.3 微指令的順序控制微指令的順序控制v順序控制技術順序控制技術v決議下一條微指令的要素：當前微指令，條決議下一條微指令的要素：當前微指令，條件標志，指令操作碼；件標志，指令操作碼；v順序執(zhí)行時：次地址字段直接給定；順序執(zhí)行時：次地址字段直接給定；v微指令中需求測試條件時的次地址技術微指令中需求測試條件時的次地址技術v雙次地址字段雙次地址字段v地址邏輯生成次地址地址邏輯生成次地址v問題問題v公共取指微程序的最后一條微指令的次地址公共取指微程序的最后一條微指令的次地址？ v每條機器指令的微程序的最

46、后一條微指令的每條機器指令的微程序的最后一條微指令的次地址？次地址？715.3 5.3 微指令順序控制微指令順序控制v順序執(zhí)行的情況725.3 5.3 微指令的順序控制微指令的順序控制譯碼確定各機器指令執(zhí)行部分微程序首地址譯碼確定各機器指令執(zhí)行部分微程序首地址735.3 5.3 微指令的順序控制微指令的順序控制方法一：雙地址字段法方法一：雙地址字段法745.3 5.3 微指令的順序控制微指令的順序控制方法二：測試生成次地址法方法二：測試生成次地址法755.4 5.4 微指令執(zhí)行的時序控制微指令執(zhí)行的時序控制微指令周期取微指令取微指令取微指令執(zhí)行微指令執(zhí)行微指令問題：同等技術條件下，采用微程序控

47、制器與硬問題：同等技術條件下，采用微程序控制器與硬接線控制器的機器，哪一種指令執(zhí)行時間短？接線控制器的機器，哪一種指令執(zhí)行時間短？765.4 5.4 微指令執(zhí)行的時序控制微指令執(zhí)行的時序控制取第i條微指令執(zhí)行第i條微指令取第i1條微指令 執(zhí)行第i1條微指令第條i微指令周期第條i+1微指令周期串行微程序控制串行微程序控制取第i條微指令執(zhí)行第i條微指令取第i1條微指令 執(zhí)行第i1條微指令并行微程序控制并行微程序控制取第i2條微指令 執(zhí)行第i2條微指令775.4 5.4 微指令執(zhí)行的時序控制微指令執(zhí)行的時序控制n并行微程序控制時當遇到需求本條微指令的執(zhí)行結果斷并行微程序控制時當遇到需求本條微指令的執(zhí)

48、行結果斷定下一條微指令的地址時，可采取如下方法：定下一條微指令的地址時，可采取如下方法：n方法一：插入空微指令周期方法一：插入空微指令周期n方法二：采用雙體控制存儲器方法二：采用雙體控制存儲器取第i條微指令執(zhí)行第i條微指令取空微指令取第i1條微指令 執(zhí)行第i1條微指令空微指令執(zhí)行插入空微指令方法插入空微指令方法785.4 5.4 微指令執(zhí)行時序控制微指令執(zhí)行時序控制雙雙體體控控制制存存儲儲器器方方法法79CPU的功能與組成的功能與組成數(shù)據(jù)通路設計數(shù)據(jù)通路設計指令執(zhí)行流程分析指令執(zhí)行流程分析硬布線控制器設計硬布線控制器設計微程序原理微程序原理微程序控制器設計微程序控制器設計流水線技術簡介流水線技

49、術簡介第五部分第五部分 CPU CPU與控制單元設計與控制單元設計806.1 6.1 微程序設計微程序設計v微程序設計的根本步驟微程序設計的根本步驟v根據(jù)機器構造圖寫出每一條機器指令的微操作流根據(jù)機器構造圖寫出每一條機器指令的微操作流程，劃分微指令；程，劃分微指令；v根據(jù)機器構造圖確定微指令控制字段的編碼格式根據(jù)機器構造圖確定微指令控制字段的編碼格式v根據(jù)條件標志確定微指令條件字段的編碼格式根據(jù)條件標志確定微指令條件字段的編碼格式v根據(jù)一切指令的微指令數(shù)確定控制存儲器的容量根據(jù)一切指令的微指令數(shù)確定控制存儲器的容量和微指令次地址字段的位數(shù)。和微指令次地址字段的位數(shù)。v劃分公共微指令劃分公共微指

50、令v確定每一條微指令在控制存儲器中的地址確定每一條微指令在控制存儲器中的地址v根據(jù)微指令格式編寫每一條微指令的編碼根據(jù)微指令格式編寫每一條微指令的編碼v設計地址轉移邏輯設計地址轉移邏輯816.2 6.2 微程序設計舉例微程序設計舉例826.2 6.2 微程序設計舉例微程序設計舉例微指令格式微指令格式48位字長位字長 控制字段控制字段32位：位：29個控制信號個控制信號+3個個NOP，從高到低依次是，從高到低依次是: R0out, R1out, R2out, R3out, R0in, R1in, R2in, R3in, S2, S1, S0, Din, Ain, Aout, FRout, PCo

51、ut, PCin, PC+2, IRin, MARin, MARout, MERin, MERout, MDRin, MDRout, Cin, Cout, MemR, MemW, NOP, NOP, NOP 測試字段：測試字段：4位，表示位，表示16種形狀，可以表示種形狀，可以表示15個不同的個不同的ALU標志，還有一無標志形狀標志，還有一無標志形狀順序執(zhí)行時。順序執(zhí)行時。次地址字段：假定次地址字段：假定12位，控制存儲器容量為位，控制存儲器容量為4KW微操作控制字段微操作控制字段32位位測試字段測試字段4位位次地址字段次地址字段12位位836.2 6.2 微程序設計舉例微程序設計舉例ROM取指公共微程序取指公共微程序RS加法指令執(zhí)行部分微程序加法指令執(zhí)行部分微程序JE指令微程序指令微程序控制存儲器構造假定控制存儲器空間分配假定控制存儲器空間分配00000301001F020028846.2 6.2 微程序設計舉例微程序設計舉例v公共取指部分微程序公共取指部分微程序微操作控制字段微操作控制字段32位位條件字段條件字段4位位次地址字段次地