計算機電路基礎復習習題

1、1、對于某一支路電流的參考方向 。A. 可以任意設定B. 必須與電流實際方向一致C. 要根據(jù)其它電流參考方向設定D. 只能按順時針方向設定2、如圖，已知E=5V，R=10，I=1A，則電壓U=（ ）V。A 、15 B、5 C、5 D、103、穩(wěn)壓二極管是利用PN結的 特性，來實現(xiàn)穩(wěn)定電壓作用的。A. 正向導通B. 反向截止C. 反向擊穿D. 溫度特性4、三極管當發(fā)射結和集電結都正偏時工作于（ ）狀態(tài)。 A. 放大 B. 截止 C. 飽和 D. 無法確定下圖所示為三極管的輸出特性。該管在UCE=6V，IC=3 mA處電流放大倍數(shù)為 。 A、60 B、80 C、100 D、10當晶體三極管的發(fā)射結

2、和集電結都反偏時，則晶體三極管的集電極電流將A、增大 B、減少 C、反向 D、幾乎為零對放大電路中的三極管進行測量，各極對地電壓分別為UB=，UE=2V，UC=6V，則該管工作在 。 A、放大區(qū) B、飽和區(qū) C、截止區(qū) D、無法確定 某單管共射放大電路在處于放大狀態(tài)時，三個電極A、B、C對地的電位分別是UA=，UB=3V，UC=0V，則此三極管一定是 A、PNP硅管 B、NPN硅管 C、PNP鍺管 D、NPN鍺管 電路如圖所示，該管工作在 。 A、放大區(qū) B、飽和區(qū) C、截止區(qū) D、無法確定測得三極管IB=30A時，IC = ；IB=40A時，IC = 1mA，則該管的交流電流放大系數(shù)為 。

3、A、80 B、60 C、75 D、100用直流電壓表測得放大電路中某晶體管電極1、2、3的電位各為 V1=2V，V2=6V，V3=，則 。 A、1為e 2為b 3為c B、1為e 3為b 2為c C、2為e 1為b 3為c D、3為e 1為b 2為c晶體管共發(fā)射極輸出特性常用一族曲線表示，其中每一條曲線對應一個特定的 。 A、iC B、uCE C、iB D、iE 16、(2-1，低)某晶體管的發(fā)射極電流等于1 mA，基極電流等于20A，則它的集電極電流等于 A、 mA B、 mA C、 mA D、 mA三極管各個極的電位如下，處于放大狀態(tài)的三極管是 。 A、VB = V，VE = 0 V，VC

4、 = V B、VB = - V，VE = - V，VC = - 4 V C、VB = -3 V，VE = 0 V，VC = 6 V D、VB = V，VE = 2 V，VC = 2 V某放大器由三級組成，已知每級電壓放大倍數(shù)為KV，則總放大倍數(shù)為 。 A、3KV B、（KV）3 C、（KV）3/3 D、KV 一個三級放大器，各級放大電路的輸入阻抗分別為Ri1=1M，Ri2=100K，Ri3=200K，則此多級放大電路的輸入阻抗為 。 A、1M B、100K C、200K D、 選用差分放大電路的原因是 。 A、克服溫漂 B、提高輸入電阻 C、穩(wěn)定放大倍數(shù) D、提高放大倍數(shù)差動放大器抑制零點漂移

5、的效果取決于 。 A、兩個晶體管的靜態(tài)工作點 B、兩個晶體管的對稱程度 C、各個晶體管的零點漂移 D、兩個晶體管的放大倍數(shù) 38差動放大電路的作用是 。 A、放大差模 B、放大共模 C、抑制共模 D、抑制共模，又放大差模差動放大電路中當UI1=300mV，UI2=-200mV，分解為共模輸入信號 UIC= d mV，差模輸入信號UID= a mV。 A、500 B、100 C、250 D、50多級放大器前級輸出電阻，可看成后級的 。 A、信號源內阻 B、輸入電阻 C、電壓負載 D、電流負載在輸入量不變的情況下,若引入的是負反饋,則以下說法正確的是 。 A、輸入電阻增大 B、輸出量增大 C、凈輸

6、入量增大 D、凈輸入量減小 48、(2-3，低)為了實現(xiàn)穩(wěn)定靜態(tài)工作點的目的，應采用 。 A、交流正反饋 B、交流負反饋 C、直流正反饋 D、直流負反饋關于理想運算放大器的錯誤敘述是（ ）。 A 輸入阻抗為零，輸出阻抗也為零； B輸入信號為零時，輸出處于零電位； C頻帶寬度從零到無窮大； D開環(huán)電壓放大倍數(shù)無窮大在差動電路中，若單端輸入的差模輸入電壓為20V，則其共模輸入電壓為（ ）。 A. 40V B. 20V C. 10V D. 5V1、理想運放的兩個重要結論是（      ）   A 虛斷

7、VI+=VI-，虛短i I+=iI-   B  虛斷VI+=VI-=0， i I+=iI-=0     C虛斷VI+=VI-=0，虛短i I+=iI-     D 虛斷i I+=iI-=0，虛短VI+=VI- 2、對于運算關系為V0=10VI的運算放大電路是（      ） A 反相比例運算電路 &

8、#160;    B  同相比例運算電路    C  電壓跟隨器   D  加法運算電路 3、電壓跟隨器，其輸出電壓為V0=1，則輸入電壓為（     ） A   VI             

9、60;       B    - VI                  C   1             D  &#

10、160;-1同相輸入電路，R1=10K,Rf=100K，輸入電壓VI為10mv，輸出電壓V0為 （ ） A -100 mv B 100 mv C 10 mv D -10 mv 5、加法器，R1= Rf=R2=R3=10K, 輸入電壓V1=10 mv ，V2=20 mv ， V3=30 mv，則輸出電壓為（ ） A 60 mv B 100 mv C 10 mv D -60 mv 6、反相輸入電路，R1=10K,Rf=100K，則放大倍數(shù)AVf為（ ） A 10 B 100 C -10 D -100 電流并聯(lián)負反饋可以使輸入電阻（     

11、0;   ）輸出電阻（           ） A   增大，減小                             

12、60;   B  增大，增大  C   減小，減小                     D   減小，增大如圖1-2所示的電路中，A點電位為多少 （A）6V （B）0V （C）3V （D）-6V試回答在下列幾種情況下，應分別采用哪種類型的濾波電路1.有用信

13、號頻率為10Hz。（） 2.有用信號頻率低于1000Hz。（） 3.希望抑制50Hz交流電源的干擾。（） 4.希望抑制2kHz以下的信號。（）（從a.低通,b.高通,c.帶通,d.帶阻四種濾波電路名稱中選擇一種填寫在各小題后的括號中） 1使用差動放大電路的目的是為了提高（ ）。A輸入電阻 B電壓放大倍數(shù) C抑制零點漂移能力 D電流放大倍數(shù)2差動放大器抑制零點漂移的效果取決于（ ）。 A兩個晶體管的靜態(tài)工作點 B兩個晶體管的對稱程度 C各個晶體管的零點漂移 D兩個晶體管的放大倍數(shù)3差模輸入信號是兩個輸入信號的（ ），共模輸入信號是兩個輸入信號的（ ）。 A

14、 和 B 差 C 比值 D 平均值4電路的差模放大倍數(shù)越大表示（ ），共模抑制比越大表示（ ）。 A有用信號的放大倍數(shù)越大 B共模信號的放大倍數(shù)越大 C抑制共模信號和溫漂的能力越強5差動放大電路的作用是（ ）。 A放大差模 B放大共模 C抑制共模 D抑制共模，又放大差模6差動放大電路由雙端輸入變?yōu)閱味溯斎耄钅ｋ妷涸鲆媸牵?）。 A增加一倍 B為雙端輸入的1/2 C不變 D不定7差動放大電路中當UI1=300mV，UI2=-200mV，分解為共模輸入信號UIC=（ ）mV，差模輸入信號UID=（ ）mV。 A500 B100 C250 D508在相同條件下，阻容耦合放大電路的零點漂移（ ）。

15、A比直接耦合電路大 B比直接耦合電路小 C與直接耦合電路相同9差動放大電路由雙端輸出改為單端輸出，共模抑制比KCMRR減小的原因是（ ）。 A AUD不變，AUC增大 B AUD減小，AUC不變C AUD減小，AUC增大 D AUD增大，AUC減小1直流放大器中的級間耦合通常采用（ C ） （A）阻容耦合 （B）變壓器耦合 （C）直接耦合 （D）電感抽頭耦合 2差分放大電路的作用是（ A ） （A） 放大差模信號，抑制共模信號 （B） 放大共模信號，抑制差模信號 （C） 放大差模信號和共模信號 (D) 差模信號和共模信號都不放大 3集成運放輸入級一般采用的電路是（A ） （A）差分放大電路 （

16、B）射極輸出電路 （C）共基極電路 （D）電流串聯(lián)負反饋電路 4典型差動放大電路的射極電阻Re對（ ）有抑制作用。 （A）差模信號 （B）共模信號 （C）差模信號與共模信號 （D）差模信號與共模信號都沒有 5集成運放有（ C ）。 （A）一個輸入端、一個輸出端 （B）一個輸入端、二個輸出端 （C）二個輸入端、一個輸出端 （D）二個輸入端、二個輸出端 6電路如圖所示，這是一個（ C ）差動放大電路。 （A） 雙端輸入、雙端輸出 （B） 雙端輸入、單端輸出 （C） 單端輸入、雙端輸出 （D） 單端輸入、單端輸出1、十進制數(shù)1000對應二進制數(shù)為_，對應十六進制數(shù)為_。 A： 1

17、0  00  00  10 B： 3C8  3D8  3E8   3F8 2、十進制小數(shù)為對應的二進制數(shù)為_，對應的十六進制數(shù)為_。 A：        B：         3、二進制的1000001相當十進制的_，二進制的可以表示為_。 A：&#

18、160;62  63  64   65 B： 23+23  22+22  23+22   22+23 4、 十進制的100相當于二進制_。  1000000  1100000  1100100  1101000 5、八進制的100化為十進制為_，十六進制的100化為十進制為_。 A： 80  72&

19、#160; 64   56 B： 160  180  230   256 6、在答案群所給出的關系式中正確的為_，在給出的等式中不正確的為_。 A： <  >  >  < B： =  =  =  = 7、十六進制數(shù)相當十進制數(shù)_。 A： 

20、0;      8、2005年可以表示為_ 年；而37308年是指_ 年。A： 7C5H  6C5H  7D5H  5D5H B： 200010  200210  200610  200810 9、二進制數(shù)可以表示為_；將其轉換成八進制數(shù)為_；將其轉換成十六進制數(shù)為_。 A： 25+25  24+24  25

21、+24  24+25 B：        C：        10、 對于不同數(shù)制之間關系的描述，正確的描述為_。  任意的二進制有限小數(shù)，必定也是十進制有限小數(shù)。  任意的八進制有限小數(shù)，未必也是二進制有限小數(shù)。  任意的十六進制有限小數(shù)，不一定是十進制有限小數(shù)。  任意的十進制有限小數(shù)，必然也是八進制有限小數(shù)。&#

22、160;11、二進制整數(shù)11轉換為十進制數(shù)為_，二進制小數(shù)轉換成十進制數(shù)為_。 A： 1021  1023  1024  1027 B：        12、 十進制的相當十六進制的_，十六進制的相當十進制的_。將二進制的表示為十六進制為_，將十六進制的表示為二進制為_。 A：         B： 

23、0;       C：   0.9C1  0.9C4  0.9C8 D： 28+28  28+29  28+210  28+212 一、選擇題（每題5分，共10題，總分50分）1、組合邏輯電路產(chǎn)生競爭冒險的可能情況是個信號同時由01B. 2個信號同時由10C. 1個信號為0，另1個由01D. 1個信號為01，另1個由102、若在編碼器中有50個編碼對象，則要求輸出二進

24、制代碼位數(shù)為A. 5B、6C、10D、503、一個16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個。.2C、一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有（ ）個A、8B、2C、3D、45、在下列邏輯電路中，不是組合邏輯電路的有（ ）。A、譯碼器B、編碼器C、全加器D、寄存器6、101鍵盤的編碼器輸出（）位二進制代碼A. B. 6C. 7D. 87、以下電路中，加以適當輔助門電路，（）適于實現(xiàn)單輸出組合邏輯電路A.二進制譯碼器B、加法器C、數(shù)值比較器D、七段顯示譯碼器8、組合邏輯電路在電路結構上的特點下列不正確的是（）A、在結構上只能由各種門電路組成B、電路中不包含記憶（存儲）元件<C、有

25、輸入到輸出的通路D、有輸出到輸入的反饋回路9、n個變量可以構成（ ）個最小項。A、nB、2C、2nD、2n-110、標準與或式是由（ ）構成的邏輯表達式。A、與項相或B、最小項相或C、最大項相與D、或項相與1下列表達式中不存在競爭冒險的有 。 =+AB =AB+C =AB+AB =(A+)A2若在編碼器中有50個編碼對象，則要求輸出二進制代碼位數(shù)為 位。 .6 C 3.一個16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有 個。 .2 C 4.下列各函數(shù)等式中無冒險現(xiàn)象的函數(shù)式有 。 A. B. C. D. E.5函數(shù)，當變量的取值為 時，將出現(xiàn)冒險現(xiàn)象。 =C=1 =C=0 C.A=1，C

26、=0 =0，B=06四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達式為Y= 。A. B. C. D.7.一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有 個。 .2 C 8在下列邏輯電路中，不是組合邏輯電路的有 。A.譯碼器 B.編碼器 C.全加器 D.寄存器9八路數(shù)據(jù)分配器，其地址輸入端有 個。 .2 C 10組合邏輯電路消除競爭冒險的方法有 。A. 修改邏輯設計 B.在輸出端接入濾波電容C.后級加緩沖電路 D.屏蔽輸入信號的尖峰干擾11101鍵盤的編碼器輸出 位二進制代碼。 .6 C 12用三線-八線譯碼器74LS138實現(xiàn)原碼輸出的8路數(shù)據(jù)分配器，應 。A.=1，=D，=0 B.

27、 =1，=D，=DC.=1，=0，=D D. =D，=0，=013以下電路中，加以適當輔助門電路， 適于實現(xiàn)單輸出組合邏輯電路。A.二進制譯碼器 B.數(shù)據(jù)選擇器 C.數(shù)值比較器 D.七段顯示譯碼器14用四選一數(shù)據(jù)選擇器實現(xiàn)函數(shù)Y=，應使 。=D2=0，D1=D3=1 =D2=1，D1=D3=0=D1=0，D2=D3=1 =D1=1，D2=D3=015用三線-八線譯碼器74LS138和輔助門電路實現(xiàn)邏輯函數(shù)Y=，應 。A.用與非門，Y= B.用與門，Y=C.用或門，Y= D.用或門，Y=個觸發(fā)器可以構成能寄存 位二進制數(shù)碼的寄存器。 +1 2在下列觸發(fā)器中，沒有約束條件的是 。 A.主從JK B

28、.主從D C.同步RS D.邊沿D 3一個觸發(fā)器可記錄一位二進制代碼，它有 個穩(wěn)態(tài)。 .1 C 4存儲8位二進制信息要 個觸發(fā)器。 .3 C 5對于T觸發(fā)器，若原態(tài)Qn=0，欲使新態(tài)Qn+1=1，應使輸入T= 。 .1 C D.6對于T觸發(fā)器，若原態(tài)Qn=1，欲使新態(tài)Qn+1=1，應使輸入T= 。 .1 C D.7對于D觸發(fā)器，欲使Qn+1=Qn，應使輸入D= 。 .1 C D.8對于JK觸發(fā)器，若J=K，則可完成 觸發(fā)器的邏輯功能。 9欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸端 。=K=0 =Q,K= =,K=Q =Q,K=0 10欲使JK觸發(fā)器按Qn+1=n工作，可使JK觸發(fā)

29、器的輸端 。=K=1 =Q,K= =,K=Q =Q,K=1 11欲使JK觸發(fā)器按Qn+1=0工作，可使JK觸發(fā)器的輸入端 。=K=1 =Q,K=Q =Q,K=1 =0,K=1 12欲使JK觸發(fā)器按Qn+1=1工作，可使JK觸發(fā)器的輸入端 。=K=1 =1,K=0 C.J=K= =K=0 13欲使D觸發(fā)器按Qn+1=n工作，應使輸入D= 。 .1 C D.14下列觸發(fā)器中，克服了空翻現(xiàn)象的有 。A.邊沿D觸發(fā)器 B.主從RS觸發(fā)器 C.同步RS觸發(fā)器 D.主從JK觸發(fā)器15下列觸發(fā)器中，沒有約束條件的是 。A.基本RS觸發(fā)器 B.主從RS觸發(fā)器 C.同步RS觸發(fā)器 D.邊沿D觸發(fā)器16描述觸發(fā)器

30、的邏輯功能的方法有 。A.狀態(tài)轉換真值表 B.特性方程 C.狀態(tài)轉換圖 D.狀態(tài)轉換卡諾圖17為實現(xiàn)將JK觸發(fā)器轉換為D觸發(fā)器，應使 。=D,K= B. K=D,J= =K=D =K=18.邊沿式D觸發(fā)器是一種 穩(wěn)態(tài)電路。A.無 B.單 C.雙 D.多1同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點是 。 A.工作速度高 B.觸發(fā)器利用率高 C.電路簡單 D.不受時鐘CP控制。2把一個五進制計數(shù)器與一個四進制計數(shù)器串聯(lián)可得到 進制計數(shù)器。 .5 C 3下列邏輯電路中為時序邏輯電路的是 。 A.變量譯碼器 B.加法器 C.數(shù)碼寄存器 D.數(shù)據(jù)選擇器4. N個觸發(fā)器可以構成最大計數(shù)長度（進制數(shù)）

31、為 的計數(shù)器。 5. N個觸發(fā)器可以構成能寄存 位二進制數(shù)碼的寄存器。 +1 6五個D觸發(fā)器構成環(huán)形計數(shù)器，其計數(shù)長度為 。 .10 C 7同步時序電路和異步時序電路比較，其差異在于后者 。A.沒有觸發(fā)器 B.沒有統(tǒng)一的時鐘脈沖控制C.沒有穩(wěn)定狀態(tài) D.輸出只與內部狀態(tài)有關8一位8421BCD碼計數(shù)器至少需要 個觸發(fā)器。 .4 C 9.欲設計0，1，2，3，4，5，6，7這幾個數(shù)的計數(shù)器，如果設計合理，采用同步二進制計數(shù)器，最少應使用 級觸發(fā)器。 .3 C 108位移位寄存器，串行輸入時經(jīng) 個脈沖后，8位數(shù)碼全部移入寄存器中。 .2 C 11用二進制異步計數(shù)器從0做加法，計到十進制數(shù)178，則

32、最少需要 個觸發(fā)器。 .6 C 12某電視機水平-垂直掃描發(fā)生器需要一個分頻器將31500HZ的脈沖轉換為60HZ的脈沖，欲構成此分頻器至少需要 個觸發(fā)器。 .60 C 13某移位寄存器的時鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移8位，完成該操作需要 時間。S S S 14.若用JK觸發(fā)器來實現(xiàn)特性方程為，則JK端的方程為 。=AB，K= =AB，K= =，K=AB =，K=AB15要產(chǎn)生10個順序脈沖，若用四位雙向移位寄存器CT74LS194來實現(xiàn)，需要 片。 .4 C 16若要設計一個脈沖序列為10的序列脈沖發(fā)生器，應選用 個觸發(fā)器。 .3 C 10組合邏輯電路中的冒險是由于

33、 引起的。A電路未達到最簡 B電路有多個輸出C電路中的時延 D邏輯門類型不同11用取樣法消除兩級與非門電路中可能出現(xiàn)的冒險，以下說法哪一種是正確并優(yōu)先考慮的A在輸出級加正取樣脈沖 B在輸入級加正取樣脈沖C在輸出級加負取樣脈沖 D在輸入級加負取樣脈沖12當二輸入與非門輸入為 變化時，輸出可能有競爭冒險。A0110 B0010 C1011 D110113譯碼器74HC138的使能端取值為 時，處于允許譯碼狀態(tài)。A011 B100 C101 D01014數(shù)據(jù)分配器和 有著相同的基本電路結構形式。A加法器 B編碼器 C數(shù)據(jù)選擇器 D譯碼器15在二進制譯碼器中，若輸入有4位代碼，則輸出有 個信號。A2

34、B4 C8 D1616比較兩位二進制數(shù)A=A1A0和B=B1B0，當AB時輸出F=1，則F表達式是 。 A B C D17集成4位數(shù)值比較器74LS85級聯(lián)輸入IAB、IA=B、IAB分別接001，當輸入二個相等的4位數(shù)據(jù)時，輸出FAB、FA=B、FAB分別為 。A010 B001 C100 D01118實現(xiàn)兩個四位二進制數(shù)相乘的組合電路，應有 個輸出函數(shù)。A 8 B9 C10 D11 19設計一個四位二進制碼的奇偶位發(fā)生器（假定采用偶檢驗碼），需要 個異或門。A2 B3 C4 D520在圖中，能實現(xiàn)函數(shù)的電路為 。（a） （b） （c）圖A電路 （a） B電路（b） C電路（c） D都不是1

35、DRAM2164（64K×1）外部引腳有（）。條地址線、2條數(shù)據(jù)線 條地址線、1條數(shù)據(jù)線 條地址線、1條數(shù)據(jù)線條地址線、2條數(shù)據(jù)線分析：從芯片容量（64K×1B）來看，有64K個編址單元，應有16條地址線（216=64K）。但DRAM芯片集成度高、容量大、引腳數(shù)量不夠，一般輸入地址線采用分時復用鎖存方式，即將地址信號分成二組、共用一組線，分兩次送入片內。而2164卻有二條數(shù)據(jù)線，一條作為輸入，一條作為輸出。答案：D28086能尋址內存貯器的最大地址范圍為（）。 分析：8086有20條地址總線A0A19，它可以表示220=1M個不同的狀態(tài)。答案：C3若用1K×4的芯片組成2K×8的RAM，需要（）片。片 片 片 片分析：2片（1K×4）一組構成1K×8的RAM，所以需要4片。答案：C4某計算機的字長是32