第20章 門(mén)電路和組合邏輯電路

1、 數(shù)制是計(jì)數(shù)進(jìn)位制的簡(jiǎn)稱。在數(shù)字電路中常用的數(shù)制是計(jì)數(shù)進(jìn)位制的簡(jiǎn)稱。在數(shù)字電路中常用的數(shù)制有十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制。數(shù)制有十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制。(1) 十進(jìn)制十進(jìn)制 各個(gè)數(shù)碼處于十進(jìn)制數(shù)的不同數(shù)位時(shí)各個(gè)數(shù)碼處于十進(jìn)制數(shù)的不同數(shù)位時(shí), 所代表的數(shù)所代表的數(shù)值不同值不同, 即不同數(shù)位有不同數(shù)位的即不同數(shù)位有不同數(shù)位的“位權(quán)位權(quán)”值。整數(shù)部值。整數(shù)部分從低位至高位每位的權(quán)依次為：分從低位至高位每位的權(quán)依次為： 100、101 、102、;小數(shù)部分從高位至低位每位的權(quán)依次為：小數(shù)部分從高位至低位每位的權(quán)依次為： 10 1 、 102 、103 、。十進(jìn)制的基數(shù)。十進(jìn)制的基數(shù)(底數(shù)

2、底數(shù))是是 10 。 如：如：(123.45) 10=1 102+2 101+3 100+4 10 1+5 10 2 (2) 二進(jìn)制二進(jìn)制 二進(jìn)制有二進(jìn)制有 0 和和 1 兩個(gè)數(shù)碼，基數(shù)是兩個(gè)數(shù)碼，基數(shù)是2，計(jì)數(shù)規(guī)則為，計(jì)數(shù)規(guī)則為 “逢二進(jìn)一逢二進(jìn)一” 。 二進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如：二進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如： (110101.01)2 = 1 25+1 24+0 23+1 22+0 21+1 20+ 0 2-1 +1 2-2 = (53.25)10(3) 八進(jìn)制八進(jìn)制 八進(jìn)制有八進(jìn)制有 0 8 八個(gè)數(shù)碼，基數(shù)是八個(gè)數(shù)碼，基數(shù)是8， 。 八進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如：八進(jìn)制數(shù)可轉(zhuǎn)換

3、為十進(jìn)制數(shù)，例如： (32.4)8 = 3 81 + 2 80 + 4 81 = (26.5)10(4) 十六進(jìn)制十六進(jìn)制 十六進(jìn)制有十六進(jìn)制有 0 9, A(10) , B(11) , C(12) ，D(13) ，E(14) ，F(xiàn)(15)十六個(gè)數(shù)碼，基數(shù)是十六個(gè)數(shù)碼，基數(shù)是16，計(jì)數(shù)規(guī)則為，計(jì)數(shù)規(guī)則為 “逢十六進(jìn)一逢十六進(jìn)一” 。 十六進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如：十六進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如： (3B.6E)16 = 3 161+ B 160 + 6 161 +14 162 (59.4)102. 十進(jìn)制數(shù)轉(zhuǎn)換為任意進(jìn)制數(shù)十進(jìn)制數(shù)轉(zhuǎn)換為任意進(jìn)制數(shù)(1) 十十 二進(jìn)制轉(zhuǎn)換二進(jìn)制轉(zhuǎn)換 十進(jìn)制

4、數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)分整數(shù)和凈小數(shù)兩部分進(jìn)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)分整數(shù)和凈小數(shù)兩部分進(jìn)行。行。 整數(shù)部分的轉(zhuǎn)換采取除整數(shù)部分的轉(zhuǎn)換采取除2取余法，直到商為零為止。取余法，直到商為零為止。例如將十進(jìn)制數(shù)例如將十進(jìn)制數(shù) (27.35)10 轉(zhuǎn)換成二進(jìn)制數(shù)。轉(zhuǎn)換成二進(jìn)制數(shù)。 余數(shù)余數(shù) 1 (d0) 余數(shù)余數(shù) 1 (d1) 余數(shù)余數(shù) 0 (d2) 余數(shù)余數(shù) 1 (d3) 余數(shù)余數(shù) 1 (d4)2 272 132 62 32 100.35 2 = 0.7 整數(shù)整數(shù)0 (d 1) 0.7 2 = 1.4 整數(shù)整數(shù)1 (d 2) 0.4 2 = 0.8 整數(shù)整數(shù)0 (d 3) 0.8 2 = 1.6 整數(shù)整數(shù)1

5、 (d 2) 0.6 2 = 1.2 整數(shù)整數(shù)1 (d 5) 0.2 2 = 0.4 整數(shù)整數(shù)0 (d 6) (27.35)10 =(d4d3 d2d1d0.d-1d-2d-3d-4d-5d-6 ) = (11011.010110)2例：將十進(jìn)制數(shù)例：將十進(jìn)制數(shù) 27.35 轉(zhuǎn)換成八進(jìn)制數(shù)。轉(zhuǎn)換成八進(jìn)制數(shù)。 (27.35)10 = (33.26)8(0 1 1 0 1 1 . 0 1 0 1 1 0 )2( 3 3 . 2 6 )8(0 0 0 1 1 0 1 1 . 0 1 0 1 1 0 0 0)2( 1 B . 5 8 )16(27.35)10 = (1B.58)16 正脈沖：正脈沖：脈

6、沖躍變后的值比初始值高。脈沖躍變后的值比初始值高。負(fù)脈沖：負(fù)脈沖：脈沖躍變后的值比初始值低。脈沖躍變后的值比初始值低。 所謂門(mén)就是一種開(kāi)關(guān)，它能按照一定的條件去所謂門(mén)就是一種開(kāi)關(guān)，它能按照一定的條件去控制信號(hào)通過(guò)或不通過(guò)?？刂菩盘?hào)通過(guò)或不通過(guò)。 門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系因果關(guān)系)，所以門(mén)電路又稱為，所以門(mén)電路又稱為邏輯門(mén)電路邏輯門(mén)電路。 基本邏輯關(guān)系為基本邏輯關(guān)系為三種。三種。 下面通過(guò)例子說(shuō)明邏輯電路的概念及下面通過(guò)例子說(shuō)明邏輯電路的概念及的意義。的意義。 Y = A B0001011101 00ABYYBA Y = A +

7、B000111110110ABY101AY0100VUCC高電平高電平低電平低電平 (1) 電路電路(2) 工作原理工作原理輸入輸入A、B 全為高電平全為高電平 1 ，輸出輸出 Y 為為 1 。輸入輸入A、B 不全為不全為 1 ，輸出輸出 Y 為為 0 。1 000邏輯邏輯即：有即：有 0 出出 0 ， 全全 1 出出 1 。 Y = A B輸入輸入A、B全為低電平全為低電平 0 ，輸出輸出 Y 為為 0 。輸入輸入A、B有一個(gè)為有一個(gè)為 1 ，輸出輸出 Y 為為 1 。111000011101或或門(mén)邏輯狀態(tài)表門(mén)邏輯狀態(tài)表ABY輸輸 入入輸出輸出(3) 邏輯關(guān)系邏輯關(guān)系邏輯邏輯即：有即：有 1

8、 出出 1 ， 全全 0 出出 0 。Y=A+B1(2) 邏輯表達(dá)式邏輯表達(dá)式 Y=A0101 1 010AY飽和飽和有有 0 出出 1 ，全，全 1 出出 0 。Y = A B 與非與非邏輯狀態(tài)表邏輯狀態(tài)表有有 1 出出 0 ，全，全 0 出出 1 。Y = A + B 或或非邏輯狀態(tài)表非邏輯狀態(tài)表&AABY1有有 0 出出 0 ，全全 1 出出 1 。有有 1 出出 1 ，全全 0 出出 0 。Y2Y = AB +CD邏輯符號(hào)邏輯符號(hào)AAAA100011AAAAAAAAAA 01AAAAABBAABBACBABCAAA)()(CBACBA )()(CBACBACABACBA)()(

9、)()(CABACBA)()(CABABCBCAA)(BCBCA)(1BCAA+1=1 A A=A.110011111100BABABABA列狀態(tài)表證明：列狀態(tài)表證明：AB0001101111100100ABBABABABA0000BAAABA)(A+AB = ABAABABAAABBAA)(BABAA （3）（4）ABABA)(ABAAB （5）（6） 取取 Y = 1 ( 或或Y = 0 ) 列邏輯式。列邏輯式。取取 Y = 1 一種組合中，輸入一種組合中，輸入變量之間是變量之間是與與關(guān)系。關(guān)系。 0 0 0 0 C 0 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01

10、 1 0 01 1 1 1 對(duì)應(yīng)于對(duì)應(yīng)于Y = 1，ABCCBACBACBAY 0 0 0 0 C 0 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1 由邏輯狀態(tài)表直接寫(xiě)出的邏輯式及由此畫(huà)出由邏輯狀態(tài)表直接寫(xiě)出的邏輯式及由此畫(huà)出的邏輯圖，一般比較復(fù)雜；若的邏輯圖，一般比較復(fù)雜；若經(jīng)過(guò)簡(jiǎn)化，則可使用經(jīng)過(guò)簡(jiǎn)化，則可使用較少的邏輯門(mén)實(shí)現(xiàn)同樣的邏輯功能。較少的邏輯門(mén)實(shí)現(xiàn)同樣的邏輯功能。從而從而可節(jié)省器可節(jié)省器件件,降低成本，提高電路工作的可靠性。降低成本，提高電路工作的可靠性。 利用邏輯代數(shù)變換，可用不同的門(mén)電路實(shí)現(xiàn)利用邏輯代數(shù)變換，可用不同的門(mén)電路實(shí)現(xiàn)

11、相同的邏輯功能。相同的邏輯功能。化簡(jiǎn)方法化簡(jiǎn)方法公式法公式法卡諾圖法卡諾圖法(2)應(yīng)用應(yīng)用與非與非門(mén)構(gòu)成門(mén)構(gòu)成或或門(mén)電路門(mén)電路(1) 應(yīng)用應(yīng)用與非與非門(mén)構(gòu)成門(mén)構(gòu)成與與門(mén)電路門(mén)電路由邏輯代數(shù)運(yùn)算法則由邏輯代數(shù)運(yùn)算法則ABABY由邏輯代數(shù)運(yùn)算法則由邏輯代數(shù)運(yùn)算法則BABABAYAY 由邏輯代數(shù)運(yùn)算法則：由邏輯代數(shù)運(yùn)算法則：BABABAYCABCBACBAABCY)()(BBCABBACCAAC ACBCAABY)(AACBCAABCBACACABABCAABBABAACBACBAABCYABCCBACBAABCACBC CBCBA)(CBCBACBABAABCBACBAY化簡(jiǎn)化簡(jiǎn)DBCDCBADA

12、BABCYDBABCDCBAABCDBCDCBAABDBCDCBAB)(DCBCDABCDBCDAB)(DADBCDCBAABCBCDABCDBDBCDCAAB )(ABCCBACBACBAY解：解：ABCCABCBABCAY將將 用卡諾圖表示并化簡(jiǎn)。用卡諾圖表示并化簡(jiǎn)。1. 卡諾圖卡諾圖2. 合并最小項(xiàng)合并最小項(xiàng)3. 寫(xiě)出最簡(jiǎn)寫(xiě)出最簡(jiǎn)與或與或邏輯式邏輯式解：解：三個(gè)圈最小項(xiàng)分別為三個(gè)圈最小項(xiàng)分別為合并最小項(xiàng)合并最小項(xiàng)ABCCBAABCBCACABABC BCACABABACBCY00ABC1001 11 101111解：解：CACBYAB0001 11 10CD000111101111DBY

13、 CBABCACBACBAY(1)(2)DCBADCBADCBADCBAY解：解：DBAYAB0001 11 10CD000111101DBDBCBAAY111111111確定確定BAA BAB BA BABBAAYYY 21BABBAAY BABBAA )()(BABBAA BABA =A B 輸入輸入相同相同輸出為輸出為 0 ，輸入輸入相異相異輸出為輸出為 1 ，稱為稱為異或異或邏輯邏輯關(guān)系。這種電路稱異或門(mén)。關(guān)系。這種電路稱異或門(mén)。BABAY 例例 2：某一組合邏輯電路如圖所示，試某一組合邏輯電路如圖所示，試分析其邏分析其邏輯功能。輯功能。 解：解：(1) 由邏輯圖寫(xiě)邏輯表達(dá)式，并化簡(jiǎn)由

14、邏輯圖寫(xiě)邏輯表達(dá)式，并化簡(jiǎn) CABCBABCAABCY )(CBAABC )(CBAABC ABCABC ABCABCY (1) 由邏輯要求，列出邏輯狀態(tài)表由邏輯要求，列出邏輯狀態(tài)表 (2) 由邏輯狀態(tài)表寫(xiě)出邏輯表達(dá)由邏輯狀態(tài)表寫(xiě)出邏輯表達(dá)式式 (3) 簡(jiǎn)化和變換邏輯表達(dá)式簡(jiǎn)化和變換邏輯表達(dá)式(4) 畫(huà)出邏輯圖畫(huà)出邏輯圖 例例1：設(shè)計(jì)一個(gè)三人設(shè)計(jì)一個(gè)三人 (A、B、C )表決電路。每表決電路。每人有一按鍵，如果贊同，按鍵，表示人有一按鍵，如果贊同，按鍵，表示 1 ；如不贊同，；如不贊同，不按鍵，表示不按鍵，表示 0 。表決結(jié)果用指示燈表示，多數(shù)。表決結(jié)果用指示燈表示，多數(shù)贊同贊同,燈亮為燈亮為

15、 1 ，反之燈不亮為，反之燈不亮為 0 。解解: (1) 列邏輯狀態(tài)表列邏輯狀態(tài)表 (2) 寫(xiě)出邏輯表達(dá)式寫(xiě)出邏輯表達(dá)式取取 Y = 1 (或或Y = 0 ) 列邏輯列邏輯式。式。 對(duì)應(yīng)于對(duì)應(yīng)于Y = 1，若輸入變?nèi)糨斎胱兞繛榱繛?1，則取輸入變量本身則取輸入變量本身 ( 如如 A ) ；若輸入變量為若輸入變量為 0 則取其反則取其反變量變量(如如 A )。CBACBABABCAYC(3) 用用與非與非門(mén)構(gòu)成邏輯電路門(mén)構(gòu)成邏輯電路在一種組合中，各輸入變量之間是在一種組合中，各輸入變量之間是與與關(guān)系。關(guān)系。各組合之間是各組合之間是或或關(guān)系。關(guān)系。ACBCBAY ACBCBAY CABCBA )(

16、BACBA CBACBACBACBACBABCA ）（CBACBAC)BACBACBABCA ()(ABC001001 11 101111YBBCC AA)(BACBAY 開(kāi)工為開(kāi)工為 1 ，不開(kāi)工為，不開(kāi)工為 0 ；G1和和 G2運(yùn)行為運(yùn)行為 1，不運(yùn)行為，不運(yùn)行為 0 。0111 0 0 1 0 100011 0 1ABCCABCBABCAG 1ABCCBACBACBAG 2ABC001001 11 101111ACBCABG 1ACBCABG 1ACBCAB ABCCBACBACBAG 2ABCCBACBACBAG 2 20.7 加法器加法器BABABASABSCABC 全加：實(shí)現(xiàn)兩個(gè)全

17、加：實(shí)現(xiàn)兩個(gè) 1 位二進(jìn)制數(shù)相加，且考慮來(lái)位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。自低位的進(jìn)位。輸入輸入-1 表示低位來(lái)的進(jìn)位表示低位來(lái)的進(jìn)位 1111 iiiiiiiiiiiiiCBACBACBACBAS1111 iiiiiiiiiiiiiCBACBACBACBAC11 iiiiiiCACBBA1 iiiCBA11 iiiiiiiCACBBAC1i CBASiii半加器構(gòu)成的全加器半加器構(gòu)成的全加器 n 位二進(jìn)制代碼有位二進(jìn)制代碼有 2n 種組合種組合, 可以表示可以表示 2n 個(gè)信息。個(gè)信息。 編碼編碼器器解：解： Y2 = I4 + I5 + I6 +I7 = I4 I5 I6 I7. .

18、 . . . .= I4+ I5+ I6+ I7Y1 = I2+I3+I6+I7 = I2 I3 I6 I7. . . . . .= I2 + I3 + I6+ I7Y0 = I1+ I3+ I5+ I7. . . . . . = I1 I3 I5 I7= I1 + I3+ I5 + I71000 0 0 0011 1表示十進(jìn)制數(shù)表示十進(jìn)制數(shù)10個(gè)個(gè)編碼器編碼器00011101000011110001101100000000111Y3 = I8+I9100000000111011010098983.IIIIY 765476542IIIIIIIIY 763276321IIIIIIIIY 97531975310IIIIIIIIIIY 十鍵十鍵8421碼編碼器的邏輯圖碼編碼器的邏輯圖 Y