第六章組合邏輯電路詳解

1、第六章組合邏輯電路一、概述1、組合邏輯電路的概念數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為:組合邏輯電路：指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電路原有的狀態(tài)無關(guān)的電路。時序邏輯電路：指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關(guān)的電路。2、組合邏輯電路的特點(diǎn)邏輯功能特點(diǎn)：沒有存儲和記憶作用。組成特點(diǎn)：由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路3、組合邏輯電路的描述4、組合邏輯電路的分類按邏輯功能分為：編碼器、譯碼器、加法器、數(shù)據(jù)選擇器等；按照電路中不同基本元器件分為：COMS、TTL等類型；按照集成度不同分為：SSI、MSI、LSI、VL

2、SI等。二、組合邏輯電路的分析與設(shè)計方法1、分析方法根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能，其基本步驟為：a、根據(jù)給定邏輯圖寫出輸出邏輯式，并進(jìn)行必要的化簡；b、列出函數(shù)的真值表；c、分析邏輯功能。2、設(shè)計方法設(shè)計思路：分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能的組合邏輯電路?；静襟E：分析設(shè)計要求并列出真值表T求最簡輸出邏輯式T畫邏輯圖。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值（即規(guī)定它們何時取值0，何時取值1）。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要

3、求，將最簡與或式變換為與門類型對應(yīng)的最簡式。三、若干常用的組合邏輯電路（一）、編碼器把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。n位二進(jìn)制代碼有2n種組合，可以表示2n個信息；要表示N個信息所需的二進(jìn)制代碼應(yīng)滿足2n>No1、普通編碼器（1）、二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路。下面以3位二進(jìn)制編碼器為例分析普通編碼器的工作原理。3位二進(jìn)制編碼器的輸入為II共8個輸入信號,07該電路又稱8線-3線編碼器。它有以下幾個特征：a、將II8個輸入信號編成二進(jìn)制代碼。07b、編碼器每次只能對一個信號進(jìn)行編碼，不允許兩個或兩個以上的信號同

4、時有效。c、設(shè)輸入信號高電平有效。由此可得3位二進(jìn)制編碼器的真值表如右圖所示，那么由真值表可知：Y二I+1+1+1二廠廠廠廠245674567輸出是3位二進(jìn)制代碼YYY，因此210輸入輸出人A厶A厶厶厶人1000000000001000000001001000000100001000001100001000100000001001010000001011000000001111Y=I+1+1+1=IIII123672367y=I+1+1+1=TTTT013571357進(jìn)而得到其邏輯電路圖如下：7逾夢誓約輸入輸出耳Y1耳嶺000001(/1)00012（厶）00103込）00114(/4)010

5、05(Z5)01016(A)01107厲）011181000910018421BCD碼編碼表（2）、二-十進(jìn)制編碼器將十進(jìn)制數(shù)09編成二進(jìn)制代碼（BCD碼）的電路。其輸入端為II十個高、低電平信號，輸出端是四位二進(jìn)制碼。其工作原理與309位二進(jìn)制編碼器類似。2、優(yōu)先編碼器允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進(jìn)行編碼，而對其它優(yōu)先級別低的信號不予理睬。（1）、3位二進(jìn)制優(yōu)先編碼器設(shè)I的優(yōu)先級別最高，I次之，依此類推，I最低.。其真值表、邏輯表達(dá)式和邏輯電路760圖如下所示：h4輸4厶入輸出嶺h石島孔嶺1XXXXXXX11101XXXXXX110001XXXXX1010001XXX

6、X10000001XXX011000001XX0100000001X00100000001000y=i+11+iii+111127767657654=I+I+I+I7654Y =I+II+1I111+IIIIIIJ177676543765432=I+I+III+III76543542Y =I+III+1111I+111111I07765765437654321=I+II+III+IIII7656436421（2）、二-十進(jìn)制優(yōu)先編碼器CT74LS147FYF丫CT74LS147TTTTTTTTTAAJ7輸入（低電平有效）輸出（8421反碼）厶A/7hi5hi3h厶嶺E耳hliiiiiiii11

7、110XXXXXXXX011010XXXXXXX0111110XXXXXX10001110XXXXX100111110XXXX1010111110XXX1011llllllOxx1100lllllllOx11011111111101110CT74LS4147編碼器功能表二）譯碼器譯碼是編碼的逆過程，它將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號的電路。1、二進(jìn)制譯碼器1）、3線-8線譯碼器CT74LS138簡介AnCT74LS1383I8個譯碼輸P出端低電平有效。使能端必高電平有效，陸、陸低電平有效，即當(dāng)=1»頃=甌=。時譯碼，否則禁止譯宿。CT74LS138譯碼器的真值表和邏輯表達(dá)式如下所示:

8、輸入輸出軋stb+st(:Aj.<1九片耳打片片I;耳I;X1XXX1110XXXX1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110CT74LS138HC：T74LS138(2二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。其輸出端能提供輸入變量的全部最小項。（2）、二級制譯碼器的級聯(lián)E=1時，兩個譯碼器都不工作，輸出Y廠都為015高電平1。E=0時，允許譯碼。若A=0，高位片不工作，3低

9、位片工作。此時將AAAA的00000111八個代碼3210譯成YY這八個低電平信號，Y廠均輸出1；若07815A3=1時，低位片不工作，高位片工作。此時將AAAA的10001111八個代碼譯成Y廠這八個低3210815電平信號，YY均輸出1。07（3）、利用二進(jìn)制譯碼器實現(xiàn)組合邏輯函數(shù)由于二進(jìn)制譯碼器的輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數(shù)都可以變換為最小項之和的標(biāo)準(zhǔn)式，因此用二進(jìn)制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。當(dāng)譯碼器輸出低電平有效時，多選用與非門；譯碼器輸出高電平有效時，多選用或門。2、二-十進(jìn)制譯碼器將BCD碼的十組代碼譯成09十個對應(yīng)輸出信號的電路，又稱4線-0線

10、譯碼器。由功能表可以寫出輸出狀態(tài)函數(shù)為：Ya=AAAA93210Y=A,aa732106Ya=AAAAa4321Q232107Y5二A3AA1A53210Yq=AAaa33210yQ=aAOAA83210yc=AAAAn63210由函數(shù)式，可以方便地用與非門設(shè)計4線-10線譯碼器的邏輯電路：模擬、數(shù)字及電力電子技術(shù)3、數(shù)碼顯示譯碼器將輸入的BCD碼譯成相應(yīng)輸出信號，以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。下面是數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意：gfcomal_l匸.g發(fā)光字段，由管腳&書電平控制是否發(fā)光.小數(shù)點(diǎn)，需要時才點(diǎn)亮。顯示的數(shù)字形式afgbeJHDPdCOMCDPm4D4+m5D+tn

11、Dr逾夢誓約半導(dǎo)體數(shù)碼顯示器內(nèi)部接法：共陽接法和共陰接法共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器；共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。七段顯示譯碼器：4線-段譯碼器/驅(qū)動器CC14547的邏輯功能示意圖和真值表CC14547BIDC：BALIIIIBI輸入輸出數(shù)字BIDCBAi；AFchY；FfFg顯示0XXXX000000010000111111001000101100001100101101101210011111100131010001100114101011011011510110001111161011111100007110001111111811001111

12、00119110100000(»0011011000000011100000000011101(»0(00(»111100000000111100000000消隱卜誓約三）、數(shù)據(jù)選擇器數(shù)據(jù)選擇器的邏輯功能是從多個輸入數(shù)據(jù)中按要求選擇其中一個傳送到輸出端，也稱為多路選擇器（Multiplexer,簡稱MUX）或多路開關(guān)。數(shù)據(jù)選擇器利用地址輸入端AA的不n-10同狀態(tài)從DD共m個數(shù)據(jù)中選擇其中一個傳送到輸出端，且m、n的關(guān)系為m=2n。m-10數(shù)據(jù)選擇器有“2選1”、“4選1”、“8選1”、“16選1”等幾種類型，他們的原理大致相同，下面僅介紹“4選1”和“8選1”兩

13、種類型的數(shù)據(jù)選擇器。1、“4選1”數(shù)據(jù)選擇器下面是“4選1”數(shù)據(jù)選擇器的真值表、邏輯表達(dá)式和邏輯電路圖：輸入輸出DAiAqYDo00DoDi01Bid210d2d3116Y二DAA+DAA+DAA+DAA0101102103102、“8選1”數(shù)據(jù)選擇器CT74LS151Fanananar5iST使能端”低電平有效互補(bǔ)輸出端8路數(shù)據(jù)輸佛地址信號輸入端CT74LS151昵巧巧D3D4“8選1”數(shù)據(jù)選擇器CT74LS151的真值表和輸出函數(shù)表達(dá)式（在ST二0的情況下）F=川就祖刀十貝祖貝qZ>+切如論+A2A1A（iDe+AAAD-!-/MqZ>（）+胡3D3+模擬、數(shù)字及電力電子技術(shù)附

14、加：數(shù)據(jù)分配器（DemUtiplexer,簡稱DMUX）:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。下面是1路-4路數(shù)據(jù)分配器的真值表、邏輯表達(dá)式和電路圖：輸入輸出4h片旳00D000D010D001000D011000DY =DAAY=DAA01_0110Y =DAAY=DAA210310四）、加法器在數(shù)字系統(tǒng)中，二進(jìn)制數(shù)之間的算術(shù)都是化做若干步加法運(yùn)算進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。（1）、半加器（HafAdder,簡稱HA）：來的進(jìn)位。輸入輸出耳&G0000011010101101它只將兩個1位二進(jìn)制數(shù)相加，而不考慮低位S=AE+AB=A®

15、;BC=AB耳co|-G1、一位加法器11逾夢誓約（2）、全加器（FullAdder，簡稱FA）：能將本位的兩個二進(jìn)制數(shù)和鄰低位來的進(jìn)位數(shù)進(jìn)行相加。2、多位加法器多位加法器是實現(xiàn)兩個n位二進(jìn)制數(shù)的想加。根據(jù)進(jìn)位方式的不同，有串行進(jìn)位加法器和超前進(jìn)位加法器之分。（1）、串行進(jìn)位加法器其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位，運(yùn)算速度較慢如圖是14+7=21，即二進(jìn)制數(shù)1110+0111=10101的運(yùn)算過程。（2）、超前進(jìn)位加法器其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成，各位運(yùn)算并行進(jìn)行，運(yùn)

16、算速度快常用4位超前進(jìn)位加法器有74LS83、74LS283等。f丿、<0_一弓空1冊321oIAAAABpppc本位和輸出端相加結(jié)果讀數(shù)為向高位片的進(jìn)位輸出邏輯酢模擬、數(shù)字及電力電子技術(shù)3、加法器的應(yīng)用(1)、8421BCD碼轉(zhuǎn)換為余3碼：BCD碼+0011=余3碼13逾夢誓約2)、二進(jìn)制并行加法/減法器C二0時，B0=B,電路執(zhí)行A+B運(yùn)算；當(dāng)C二1時，B1=B,電路執(zhí)行A-B=A+B0-10-1運(yùn)算。(五)、數(shù)值比較器DigitalComparator1、1位數(shù)值比較器將兩個1位二進(jìn)制數(shù)A和B進(jìn)行比較，有三種可能，即A>B、A二B、A<B，分別用輸出Y、Y、Y表示比較結(jié)

17、果。假設(shè)與比較結(jié)果相符的輸出為1,不符的輸出為(A>B)(A=B)(A<B)0，則可列出其真值表。輸入輸出AB00lJf010101010011001Y (A>A)=ABY (A<B)=ABY(A=B)=AB+AB=AB2、多位數(shù)值比較器比較原理：從最高位開始逐步向低位進(jìn)行比較。如圖所示是集成4位數(shù)值比較器74LS85的邏輯框圖。其中AAAA和BBBB是待比較的兩個4位二進(jìn)制數(shù)。32103210A<B、A=B、A>B為擴(kuò)展輸入端，當(dāng)兩個4位以上的二進(jìn)制數(shù)相比較時，供芯片之間連接使用。(A<B(A=B74LS85(a>bA3A2A1A0B3B2B1BD74LS85的功能表：出較輸入級聯(lián)輸入輸出禺場EqAf>BtAt<BtAr=BfA>BA<BA=