北理工數(shù)電仿真試驗

1、本科實驗報告實驗名稱：一、QuartusII9.1軟件的使用二、模十狀態(tài)機與7段譯碼器顯示三、數(shù)字鐘的設(shè)計與仿真課程名稱：數(shù)電仿真實驗實驗時間：任課教師：實驗地點：實驗教師：實驗類型：，原理驗證口綜合設(shè)計口自主創(chuàng)新學(xué)生姓名：學(xué)號/班級：組號：學(xué)院：同組搭檔：專業(yè)：成績：信息與電子學(xué)院IGHO0LOFINFORMATIONAMDELECTHMIG4實驗一QuartusII9.1軟件的使用一、實驗?zāi)康模阂?、通過實現(xiàn)書上的例子，掌握QUARTUSII9.1軟件的使用；QUARTUSII9.1軟件二、編程實現(xiàn)3-8譯碼電路以掌握VerilogHDL語言組合邏輯的設(shè)計以及的使用。二、實驗步驟：1、程序；

2、moduleex4(inputclk,load,en,input3:0qin,outputreg7:0seg);reg3:0qout;always(posedgeclkorposedgeload)beginif(load)qout<=qin;elseif(en)if(qout=4'b1001)qout<=4'b0000;elseqout<=qout+1;elseqout<=qout;endalways(qout)begincase(qout)0:seg<=7'b10000001:seg<=7'b11110012:seg<

3、=7'b01001003:seg<=7'b01100004:seg<=7'b00110015:seg<=7'b00100106:seg<=7'b00000107:seg<=7'b11110008:seg<=7'b00000009:seg<=7'b0010000default:seg<=7'b0001000;endcaseendendmodule2、功能圖3、操作步驟(1)、建立VerilogHDL文件先建立一個工作目錄文件，創(chuàng)建一個新項目并對項目命名：NewProjectWi

4、zard:Directory,NamerTop-LevelEntity|pa.ge1of5Whaii$ihewkinfldreciwlorthispretKi?l:quaitu5Xqyarlu$Whaib$Ihenameerfthisprojecil?Whfll時Diename&thelopdtevddesignsntiylorBhusprqjcdlTfenameincasescnriliYEandmuUuxm®殖語匕hIheentiynameinthed»gnfile.U程EnishngPiojBctSettrigs.對參數(shù)設(shè)置NewProjectWizard:F

5、*nnltyfleOevlce,SttlIniQ-tpdQUa司4412上3211111113.3GRUCC仁仁C口CC匚FIP戶ppp戶PF尸F(xiàn)IPFrLEEEEEEEEE1(1il六moxi4COU4000MOO4000wooannin1.hj'43i密三s三三jfiti,1黑常裔蔻RilJiEJill-MIJHTldfw-ldd«vtc.«VMAFil113I'ArgMl1hCH-CEimpiJdilBarhEhownAvadiabiHdwvc-hitrNinriiF1CyrJcj*.r-JWLfeAQATjwohhI'rfanwKECAU口d

6、avioHx«*Hct*dWH-hmFrifi.rE£pad!cdaviEHHl*e4-dn'Aviari«bi«dwni”ilkPm«HJFFh"1SfmkkJy«otio|Anj5a«一"hewMdwancMdl-davicAELHwdCnppCD-mpriib4*onlyA-&#ab4edeE£st-JiamaCor-n+|UEx1M«moi1PLL1a點擊Finish完成創(chuàng)建:(2)、新建文件：點擊File>New,彈出對話框后選擇VerilogHDLFi

7、le,然后進行編寫代碼。對VerilogHDLFile編譯：從菜單欄中選擇ProcessingStartStartAnalysis&Synthesis,選取菜單中ProcessingStartCompilation進行全編譯。運行沒有問題后點擊File中New彈出對話中！后選擇VectorWaveformFile,12.575rttj*|FWtt.T1.3r4InWv現(xiàn)零75肘在空白處右鍵選擇Insert選擇InsertNodeorbusInsertNodeorBusName:Type：Valuetype:Radix：Buswidth:Startindex:Displaygraycod

8、ecount3Mbinarycount點擊NodeFinder在Filter中選擇如下選項，點擊List，點擊全選NodeFindert|Ftet,的料挈零|»fi4，|Eirilmxv|_|*InductsubeFititiHodc±JAturawh*間amtIAsnrrwWi*由小UrdEEQiedhEUnusgralUW44WI2mUfu空iiwd*oHD|Unufigpffd©"1UntafignKlUwidh*引Um整6cdUraMgr4d*<¥>«UrwsQed心5褶口UiMin？wd證印UriasscdMUI

9、Ur4c*«pi«d*幽小IUrwgndUrdssQ«dM和gPIUr4CHgnfld2劃3川HrW>MWtf1N-anwdpLwAKTKTFcumI由-dg.晅41M*加*|>于可<L>kuWU。七啊訓(xùn)川3屆帆山川5Z如M2|2陽蛔川3H如eg13*g(U。融如同*hH4h»iilFiUMJU=三三三K點擊ok即可。設(shè)置時鐘并在Qin中設(shè)置16進制，起始為7(3)、仿真點擊Processing中的SimulatorTool,在mode中選擇Functional進行功能仿真或者選擇Timing進行時序仿真功能仿真：Simulato

10、rToola|'|L=JI-時序仿真:SimulAationoptions口Automaticaladdpirtstosimul-Mic«ioMtpui：wavefownsI-ChockmuitputgI-OveiwrilettfnuiationrupUtfM2thimujlalionifesuks!-GeneraJieSiorylActhrttyFile.I-Genwai®VCDFite:功能仿真結(jié)果:imuHationWaveformsSikult-ikdiikFunatiantlMadeiTmeBa12E咨ns1*IdPoinira觸2smIrteiY-d.7

11、5.61rn)III0Qfixpax60.9ns90Qns10Q.(0nx120.pnxHQ.pusJ.6Q.Qnx130pgZ00.(0Hix-12.號也nt-rTrTTTTTTTJ-LrLrLTLrLrLrLrLrLrLrLrLrLnLrLrnnn-nywTOrYmTmgTYnTXRTYnrngrn?nTFY7?nn5TYnmgTxnm?nsCOCx3coe3clmEgEGOCTXT3Go時序仿真結(jié)果:£2flt4n河bf宿fEi?！癎-EieetdjtImioML1267nrMaftTTareSaiT17nsIrriEdt-1151rrt5rsijJjPorter選做：3-8譯

12、碼器(1)設(shè)計思路隨著時鐘信號clk上升沿的到來，輸入D2D1D0從000加到111,每個輸入D2D1D0對應(yīng)著一個輸出Q7Q6Q5Q4Q3Q2Q1Q時應(yīng)關(guān)系如真值表所示：輸入輸出D2D1D0Q7Q6Q5Q4Q3Q2Q1Q000000000001001000000100100000010001100001000100000100001010010000011001000000111100000003-8譯碼器真值表如果輸入錯誤，則輸出Q7Q6Q5Q4Q3Q2Q1Q0=111111°11(2)、程序moduleex38(inputclk,outputreg7:0Q)；reg2:0D;a

13、lways(posedgeclk)beginD<=D+1;endalways(D)begincase(D)0:Q<=8'b00000001;1:Q<=8'b00000010;2:Q<=8'b00000100;3:Q<=8'b00001000;4:Q<=8'b00010000;5:Q<=8'b00100000;6:Q<=8'b01000000;7:Q<=8'b10000000;default:Q<=8'b11111111;endcaseendendmodule(3)

14、實驗步驟：建立新項目ex38,如以上實驗操作，進行功能仿真與時序仿真功能仿真仿真結(jié)果時序仿真仿真結(jié)果rtionReportpJMcvceSa1VHiUfitara疝bUtarSu刊2中$«niA©rrvlfti0nCINIU»g«M«hP5Reporl目gvWxm白邛aFlbwSu運xSfiM悔MsiTiHeM12.73BhiddFwiff：118172mInkwit105加hiflat&SimulatorTool國叵*139T而mRefMftIIINrtkrhEwhnwry“JftingsHjlatorSummary5*iBrtg*J

15、nul莒ban*占imultftimCINItlMV曲3嶼d.三、實驗心得通過實驗一的學(xué)習(xí)，我初步掌握了QUARTUSII9.1軟件的使用方法，并嘗試編程實現(xiàn)3-8譯碼電路以掌握VerilogHDL語言組合邏輯的設(shè)計，對QUARTUSII9.1軟件的使用更加熟練。第一天的學(xué)習(xí)為后兩次實驗的進行奠定基礎(chǔ)。實驗二模十狀態(tài)機與7段譯碼器顯示一、實驗?zāi)康模和ㄟ^設(shè)計頻率可選的模十狀態(tài)機以及7段譯碼電路以進一步掌握VerilogHDL硬件描述語二、實驗步驟：本設(shè)計有分頻器、多路選擇器、狀態(tài)機和譯碼器。時鐘輸入作為分頻器的輸入，輸出時鐘分別為2分頻、4分頻、8分頻和16分頻；四個頻率的時鐘信號由4選1的多路

16、選擇器選擇其中之一作為狀態(tài)機的時鐘輸入；使用選中的時鐘頻率作為輸入驅(qū)動狀態(tài)機按照以下的次序輸出：0->2->5->6->1->9->4->8->7->3->0的順序輸出；使用此輸出作為驅(qū)動輸入到7段譯碼器的顯示邏輯。1、設(shè)計思路(1)、時鐘信號clk作為分頻器的輸入，分頻器的設(shè)計思路為設(shè)計一個模十六計數(shù)器，cp0(Q0)輸出即為二分頻信號，cp1(Q1)輸出即為四分頻信號，cp2(Q2)輸出即為八分頻信號，cp3(Q3)輸出即為十六分頻信號。分頻器的輸出由4選1多路選擇器的選擇輸入端select選擇2分頻、4分頻、8分頻和16分頻其中

17、之一作為狀態(tài)機的時鐘輸入，當(dāng)select為0時，輸出為二分頻信號；為1時，輸出為四分頻信號；為2時，輸出為八分頻信號；為3時，輸出為十六分頻信號。(2)、reset為高有效，則若reset信號為1時，qout置為0,則now_state為0。若reset信號為0時，qout自加，并作為狀態(tài)機的輸入驅(qū)動，讓狀態(tài)機按照0->2->5->6->1->9->4->8->7->3->0的順序輸出。(3)、狀態(tài)機按照0->2->5->6->1->9->4->8->7->3->0的順序輸出

18、，并使用此輸出作為驅(qū)動輸入到7段譯碼器的顯示邏輯。2、實驗代碼：moduleex5(input1:0select,inputclk,reset,outputreg3:0cp,outputreg6:0seg,outputregfp,outputreg9:0now_state);reg3:0qout;always(posedgeclkorposedgereset)beginif(reset)cp<=0;elsecp<=cp+1;endalways(select)case(select)0:fp<=cp0;1:fp<=cp1;2:fp<=cp2;3:fp<=cp3

19、;default:fp<=0;endcasealways(posedgefporposedgereset)beginif(reset)qout<=0;elseif(qout=4'b1001)qout<=4'b0000;elseqout<=qout+1;endalways(qout)case(qout)0:now_state<=10'b0000000001;1: now_state<=10'b0000000100;2: now_state<=10'b0000100000;3: now_state<=10

20、9;b0001000000;4: now_state<=10'b0000000010;5: now_state<=10'b1000000000;6: now_state<=10'b0000010000;7: now_state<=10'b0100000000;8: now_state<=10'b0010000000;9: now_state<=10'b0000001000;default:now_state<=10'b1111111111;endcasealways(qout)case(qout)

21、0:seg<=7'b1000000;1: seg<=7'b0100100;2: seg<=7'b0010010;3: seg<=7'b0000010;4: seg<=7'b1111001;5: seg<=7'b0010000;6: seg<=7'b0011001;7: seg<=7'b0000000;8: seg<=7'b1111000;9: seg<=7'b0110000;default:seg<=7'b1111111;endcaseEnd

22、module(1)總體仿真結(jié)果:(2)JuvlwII-WwfVUwartMWtiuf同w/blnAn-f*3nnjkhwiRcpnftMnMdtenWnrlriHl|：BHotkiiMH%*/n5#«7SiMlutiMbMtoTHHUMmIhtwm一什12535f"值A(chǔ)事>Ju.lK*W*-t4o«rtiS*Ji1>HuWtaorCHria人MlLwgr5.|jUti-MgiK5UI*-E*M*01口-nii”MMS3-MRITW翔MM】rijnir*S必科(3)四分頻結(jié)果其里包XTiTT二mq區(qū):四EJ./LUJinruuujuuLQrnn/uuuL

23、rLrjvninrjirn/Lrrrnirr.nnirirj.riniiejiidjT-nrjTJ*bE癡電皿itf4M.菌甲.L<00bELS&M14fiAIE0BELfl*0KE迎fDfEHAKLx-lO4>M.*|l:II-I:II_LILJLITII1I!I：I!-3"：。Mkl£_L：M.七工丁Iri.jTUw；!IT：I；：ILI.：i：J!.：工！IL.工：H工山:kiE亡：1.1日：兒E.&Li；Il1.串LiEjmfliOMrtMsli-U/wiV'Qu4riMy4u*hn/b*VPrt-»5-rSMnjIil

24、laiHfpwt-mulkxiWwrtmMFhEd«Qrhxi«tTook旭陽,nr.n.nnr.n.nnr.n.nn.nnr.n.nnr.n.nnr.n.nnr.nnnr.n.nnr.n.inr.n.innnr.n.nnn.n,nnr.Ji.inn.n.nnn【我用中頁注號刈近我國工電算M聆fWXC悔工®叼鼻1容U悝西G巨工何埠K?立不F拆nr即正辱三G工戲式后閃mrLnj"LnnrLrLnnnjrLnjrLrLnrLnnrLrLrLnnjnrLrLFLrmjnmEFPlBERtnb|0川I引升EllltflEtF4IIC川“L“KjjerHjjrtX

25、mjTwjCriii=：r："i'cr&T：:(4)八分頻仿真結(jié)果我tgiliihII-IJAjinAiiuiEuh/rtiMiliH/livyxn!t|*HiruhlionZmiHImVMMHiHrmj田Ed-MrFrTgj,iXTrEE"Ir|nrtBURSnra91211mWIJJ»1CJJJn.E*j£lE9eR»pF,E4JBrH，pE-pe孫9T12F13-i.riniin.nnr.nnnnn.nn.nnn.ii.nrinn.FinrLn.irinnnr.n.nnnnjinr.n.nnrinr.n.nnr.n.nnn

26、n.nnr.n.rinr現(xiàn)®6GGGGE®焚頌電焚碘®(淑煩版砌ES®魏SG®圖蛔©婕®E®S®酶®加翻0魏®&瑕m_rm_n_nrLn_n_n_rLnLrLrLrLrLTLjrLrLn_rLrLrLrLrLrLrLrLrLrLT（5）十六分頻仿真結(jié)果口士4一T3PWmiwFfQufrUDu4RDuRODuKODudw3N-后QviniH的«rf5MnuUiSRegt眄*輯句+“E曲三弘編就r0山|mjuuumjinruwinnnrinjmniuuwuuuumjuui

27、ruumnjuininmuuuinnaruirmruuiRnnnr£SECXDE»raai»Msa»es»sn»neoDMe«iw»Dce(wa«XDraaw»i®a9oiMaMinnnnnnnn.nnnnrknrLnmjnjrUTLrLnurLrurmJTrLrLj"LJZj-rr-L-rnr-r-L_rn_rn_rn_r-L_rXJ_Ljr-i_ri_r-L.j三、實驗心得通過本次實驗，設(shè)計頻率可選的模十狀態(tài)機以及7段譯碼電路，學(xué)會了以代碼形式實現(xiàn)頻率多路選擇器的功能，鞏

28、固了模十狀態(tài)機的實現(xiàn)方式，進一步掌握VerilogHDL硬件描述語言。實驗三數(shù)字鐘的設(shè)計與仿真、實驗?zāi)康模篤erilogHDL語言編程。通過設(shè)計實現(xiàn)的數(shù)字鐘的設(shè)計與仿真，以熟悉、實驗流程：輸入引腳有3+16根，其中三位分別為時鐘（提供整個系統(tǒng)的時鐘信號）、復(fù)位（系統(tǒng)復(fù)位信號）和置位信號（用于將時間設(shè)置到需要觀察的位置）。十六位分別為分鐘個位和十位、秒個位和十位。輸出引腳有16根，分別位分鐘個位和十位、秒個位和十位。三、設(shè)計與實驗步驟：1、設(shè)計思路與分析：本實驗設(shè)計數(shù)字鐘的實質(zhì)為設(shè)計60*60的計數(shù)器。數(shù)字鐘為上升沿觸發(fā)，三個輸入管腳為提供整個系統(tǒng)的時鐘信號clk,系統(tǒng)復(fù)位信號clr（高有效）和

29、置位信號load（高有效），復(fù)位信號clr用于將輸出的分鐘個位min_l、十位min_h和秒個位sec_l、十位sec_h清0,置位信號load將輸出的分鐘個位min_l、十位min_h和秒個位sec_l、十位sec_h設(shè)置到需要觀察的位置。十六位分別為分鐘個位min_l0、十位min_h0和秒個位sec_l0、十位sec_h0,為load信號變?yōu)楦唠娖綍r的預(yù)置信號，此時輸出結(jié)果為預(yù)置信號。在load=0,clr=0時，隨著clk的上升沿到來，秒個位sec_l進行自加，加到9時下一個clk上升沿到來時秒個位sec_l變?yōu)?,sec_h加1。當(dāng)時鐘為59秒是，下一個clk上升沿到來時，秒清0,分鐘低位min_l加1。當(dāng)時鐘為9分59秒時，下一個clk上升沿到來時，分鐘低位min_l,秒高位sec_h,秒低位sec_l清0,分鐘高位min_h加1。當(dāng)時鐘為59分59秒是，下一個clk上升沿到來時，分鐘個位min_l、