高速PCB設(shè)計(jì)指南3

1、高速PCB設(shè)計(jì)指南之三第一篇 改進(jìn)電路設(shè)計(jì)規(guī)程提高可測試性 隨著微型化程度不斷提高，元件和佈線技術(shù)也取得巨大發(fā)展，例如BGA外殼封裝的高集成度的微型IC，以及導(dǎo)體之間的絕緣間距縮小到，這些僅是其中的兩個(gè)例子。電子元件的佈線設(shè)計(jì)方式，對以後製作流程中的測試能否很好進(jìn)行，影響越來越大。下面介紹幾種重要規(guī)則及實(shí)用提示。 通過遵守一定的規(guī)程（DFT-Design for Testability，可測試的設(shè)計(jì)），可以大大減少生産測試的準(zhǔn)備和實(shí)施費(fèi)用。這些規(guī)程已經(jīng)過多年發(fā)展，當(dāng)然，若採用新的生産技術(shù)和元件技術(shù)，它們也要相應(yīng)的擴(kuò)展和適應(yīng)。隨著電子産品結(jié)構(gòu)尺寸越來越小，目前出現(xiàn)了兩個(gè)特別引人注目的問題：一是可

2、接觸的電路節(jié)點(diǎn)越來越少；二是像在線測試（In-Circuit-Test）這些方法的應(yīng)用受到限制。爲(wèi)了解決這些問題，可以在電路佈局上採取相應(yīng)的措施，採用新的測試方法和採用創(chuàng)新性適配器解決方案。第二個(gè)問題的解決還涉及到使原來作爲(wèi)?yīng)毩⒐ば蚴褂玫臏y試系統(tǒng)承擔(dān)附加任務(wù)。這些任務(wù)包括通過測試系統(tǒng)對記憶體元件進(jìn)行編程或者實(shí)行集成化的元器件自測試（Built-in Self Test，BIST，內(nèi)建的自測試）。將這些步驟轉(zhuǎn)移到測試系統(tǒng)中去，總起來看，還是創(chuàng)造了更多的附加價(jià)值。爲(wèi)了順利地實(shí)施這些措施，在産品科研開發(fā)階段，就必須有相應(yīng)的考慮。1、什麼是可測試性 可測試性的意義可理解爲(wèi)：測試工程師可以用盡可能簡單的

3、方法來檢測某種元件的特性，看它能否滿足預(yù)期的功能。簡單地講就是：l         檢測産品是否符合技術(shù)規(guī)範(fàn)的方法簡單化到什麼程度？l         編制測試程式能快到什麼程度？l         發(fā)現(xiàn)産品故障全面化到什麼程度？l        &

4、#160;接入測試點(diǎn)的方法簡單化到什麼程度？ 爲(wèi)了達(dá)到良好的可測試必須考慮機(jī)械方面和電氣方面的設(shè)計(jì)規(guī)程。當(dāng)然，要達(dá)到最佳的可測試性，需要付出一定代價(jià)，但對整個(gè)工藝流程來說，它具有一系列的好處，因此是産品能否成功生産的重要前提。2、爲(wèi)什麼要發(fā)展測試友好技術(shù) 過去，若某一産品在上一測試點(diǎn)不能測試，那麼這個(gè)問題就被簡單地推移到直一個(gè)測試點(diǎn)上去。如果産品缺陷在生産測試中不能發(fā)現(xiàn)，則此缺陷的識別與診斷也會簡單地被推移到功能和系統(tǒng)測試中去。 相反地，今天人們試圖盡可能提前發(fā)現(xiàn)缺陷，它的好處不僅僅是成本低，更重要的是今天的産品非常複雜，某些製造缺陷在功能測試中可能根本檢查不出來。例如某些要預(yù)先裝軟體或編程的

5、元件，就存在這樣的問題。（如快閃記憶體或ISPs：In-System Programmable Devices系統(tǒng)內(nèi)可編程器件）。這些元件的編程必須在研製開發(fā)階段就計(jì)劃好，而測試系統(tǒng)也必須掌握這種編程。 測試友好的電路設(shè)計(jì)要費(fèi)一些錢，然而，測試?yán)щy的電路設(shè)計(jì)費(fèi)的錢會更多。測試本身是有成本的，測試成本隨著測試級數(shù)的增加而加大；從在線測試到功能測試以及系統(tǒng)測試，測試費(fèi)用越來越大。如果跳過其中一項(xiàng)測試，所耗費(fèi)用甚至?xí)蟆Ｒ话愕囊?guī)則是每增加一級測試費(fèi)用的增加係數(shù)是10倍。通過測試友好的電路設(shè)計(jì)，可以及早發(fā)現(xiàn)故障，從而使測試友好的電路設(shè)計(jì)所費(fèi)的錢迅速地得到補(bǔ)償。3、文件資料怎樣影響可測試性 只有充分利

6、用元件開發(fā)中完整的資料資料，才有可能編制出能全面發(fā)現(xiàn)故障的測試程式。在許多情況下，開發(fā)部門和測試部門之間的密切合作是必要的。文件資料對測試工程師瞭解元件功能，制定測試戰(zhàn)略，有無可爭議的影響。 爲(wèi)了繞開缺乏文件和不甚瞭解元件功能所産生的問題，測試系統(tǒng)製造商可以依靠軟體工具，這些工具按照隨機(jī)原則自動産生測試模式，或者依靠非向量相比，非向量方法只能算作一種權(quán)宜的解決辦法。 測試前的完整的文件資料包括零件表，電路設(shè)計(jì)圖資料（主要是CAD資料）以及有關(guān)務(wù)元件功能的詳細(xì)資料（如數(shù)據(jù)表）。只有掌握了所有資訊，才可能編制測試向量，定義元件失效樣式或進(jìn)行一定的預(yù)調(diào)整。 某些機(jī)械方面的資料也是重要的，例如那些爲(wèi)了

7、檢查組件的焊接是否良好及定位是否所需要的資料。最後，對於可編程的元件，如快閃記憶體，PLD、FPGA等，如果不是在最後安裝時(shí)才編程，是在測試系統(tǒng)上就應(yīng)編好程式的話，也必須知道各自的編程資料?？扉W元件的編程資料應(yīng)完整無缺。如快閃晶片含16Mbit的資料，就應(yīng)該可以用到16Mbit，這樣可以防止誤解和避免地址衝突。例如，如果用一個(gè)4Mbit記憶體向一個(gè)元件僅僅提供300Kbit資料，就可能出現(xiàn)這種情況。當(dāng)然資料應(yīng)準(zhǔn)備成流行的標(biāo)準(zhǔn)格式，如Intel公司的Hex或Motorola公司的S記錄結(jié)構(gòu)等。大多數(shù)測試系統(tǒng)，只要能夠?qū)扉W或ISP元件進(jìn)行編程，是可以解讀這些格式的。前面所提到的許多資訊，其中許多

8、也是元件製造所必須的。當(dāng)然，在可製造性和可測試性之間應(yīng)明確區(qū)別，因爲(wèi)這是完全不同的概念，從而構(gòu)成不同的前提。4、良好的可測試性的機(jī)械接觸條件 如果不考慮機(jī)械方面的基本規(guī)則，即使在電氣方面具有非常良好的可測試性的電路，也可能難以測試。許多因素會限制電氣的可測試性。如果測試點(diǎn)不夠或太小，探針床適配器就難以接觸到電路的每個(gè)節(jié)點(diǎn)。如果測試點(diǎn)位置誤差和尺寸誤差太大，就會産生測試重復(fù)性不好的問題。在使用探針床配器時(shí)，應(yīng)留意一系列有關(guān)套牢孔與測試點(diǎn)的大小和定位的建議。 5、最佳可測試性的電氣前提條件 電氣前提條件對良好的可測試性，和機(jī)械接觸條件一樣重要，兩者缺一不可。一個(gè)門電路不能進(jìn)行測試，原因可能是無法通

9、過測試點(diǎn)接觸到啓動輸入端，也可能是啓動輸入端處在封裝殼內(nèi)，外部無法接觸，在原則上這兩情況同樣都是不好的，都使測試無法進(jìn)行。在設(shè)計(jì)電路時(shí)應(yīng)該注意，凡是要用在線測試法檢測的元件，都應(yīng)該具備某種機(jī)理，使各個(gè)元件能夠在電氣上絕緣起來。這種機(jī)理可以借助於禁止輸入端來實(shí)現(xiàn)，它可以將元件的輸出端控制在靜態(tài)的高歐姆狀態(tài)。 雖然幾乎所有的測試系統(tǒng)都能夠逆驅(qū)動（Backdriving）方式將某一節(jié)點(diǎn)的狀態(tài)帶到任意狀態(tài)，但是所涉及的節(jié)點(diǎn)最好還是要備有禁止輸入端，首先將此節(jié)點(diǎn)帶到高歐姆狀態(tài)，然後再“平緩地”加上相應(yīng)的電平。 同樣，節(jié)拍發(fā)生器總是通過啓動引線，門電路或插接電橋從振蕩器後面直接斷開。啓動輸入端決不可直接與

10、電路相連，而是通過100歐姆的電阻與電路連接。每個(gè)元件應(yīng)有自己的啓動，重定或控制引線腳。必須避免許多元件的啓動輸入端共用一個(gè)電阻與電路相連。這條規(guī)則對於ASIC元件也適用，這些元件也應(yīng)有一個(gè)引線腳，通過它，可將輸出端帶到高歐姆狀態(tài)。如果元件在接通工作電壓時(shí)可實(shí)行重定，這對於由測試器來引發(fā)重定也是非常有幫助的。在這種情況下，元件在測試前就可以簡單地置於規(guī)定的狀態(tài)。 不用的元件引線腳同樣也應(yīng)該是可接觸的，因爲(wèi)在這些地方未發(fā)現(xiàn)的短路也可能造成元件故障。此外，不用的門電路往往在以後會被利用於設(shè)計(jì)改進(jìn)，它們可能會改接到電路中來。所以同樣重要的是，它們從一開始就應(yīng)經(jīng)過測試，以保證其工件可靠。6、改進(jìn)可測試

11、性使用探針床適配器時(shí)，改進(jìn)可測試性的建議套牢孔l         呈對角線配置l         定位精度爲(wèi)±0.05mm （±2mil）l         直徑精度爲(wèi)（+3/-0mil）l         相對於測試點(diǎn)

12、的定位精度爲(wèi)±0.05mm （±2mil）l         離開元件邊緣距離至少爲(wèi)3mml         不可穿通接觸測試點(diǎn)l         盡可能爲(wèi)正方形l         測試點(diǎn)直徑至少爲(wèi)0.88mm （35m

13、il）l         測試點(diǎn)大小精度爲(wèi)±0.076mm （±3mil）l         測試點(diǎn)之間間隔精度爲(wèi)±0.076mm （±3mil）l         測試點(diǎn)間隔盡可能爲(wèi)l        

14、0;鍍錫，端面可直接焊接l         距離元件邊緣至少爲(wèi)3mml         所有測試點(diǎn)應(yīng)可能處於插件板的背面 l         測試點(diǎn)應(yīng)均勻布在插件板上l         每個(gè)節(jié)點(diǎn)至少有一個(gè)測試點(diǎn)（100通道）l &

15、#160;       備用或不用的門電路都有測試點(diǎn)l         供電電源的多外測試點(diǎn)分佈在不同位置元件標(biāo)誌l         標(biāo)誌文字同一方向l         型號、版本、系列號及條碼明確標(biāo)識l    

16、0;    元件名稱要清晰可見，且盡可能直接標(biāo)在元件近旁7、關(guān)於快閃記憶體和其他可編程元件 快閃記憶體的編程時(shí)間有時(shí)會很長（對於大的記憶體或記憶體組可達(dá)1分鐘）。因此，此時(shí)不容許有其他元件的逆驅(qū)動，否則快閃記憶體可能會受到損害。爲(wèi)了避免這種情況，必須將所有與位址匯流排的控制線相連的元件置於高歐姆狀態(tài)。同樣，資料匯流排也必須能夠被置於隔絕狀態(tài)，以確保快閃記憶體爲(wèi)空載，並可進(jìn)行下步編程。 系統(tǒng)內(nèi)可編程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的産品，還有其他一些特殊要求。除了可測試性的機(jī)械和電氣前提條件應(yīng)得到保證外，還要保證

17、具有編程和確證資料的可能性。對於Altera和Xilinx元件，使用了連串向量格式（Serial Vector Format SVF），這種格式近期幾乎已發(fā)展成爲(wèi)工業(yè)標(biāo)準(zhǔn)。許多測試系統(tǒng)可以對這類元件編程，並將連串向量格式（SVF）內(nèi)的輸入資料用於測試信號發(fā)生器。通過邊界掃描鍵（Boundary-Scan-Kette JTAG）對這些元件編程，也將連串資料格式編程。在彙集編程資料時(shí)，重要的是應(yīng)考慮到電路中全部的元件鏈，不應(yīng)將資料僅僅還原給要編程的元件。 編程時(shí)，自動測試信號發(fā)生器考慮到整個(gè)的元件鏈，並將其他元件接入旁路模型中。相反，Lattice公司要求用JEDEC格式的資料，並通過通常的輸入端

18、和輸出端並行編程。編程後，資料還要用於檢查元件功能。開發(fā)部門提供的資料應(yīng)盡可能地便於測試系統(tǒng)直接應(yīng)用，或者通過簡單轉(zhuǎn)換便可應(yīng)用。8、對於邊界掃描（JTAG）應(yīng)注意什麼 由基於複雜元件組成精細(xì)網(wǎng)格的元件，給測試工程師只提供很少的可接觸的測試點(diǎn)。此時(shí)也仍然可能提高可測試性。對此可使用邊界掃描和集成自測試技術(shù)來縮短測試完成時(shí)間和提高測試效果。 對於開發(fā)工程師和測試工程師來說，建立在邊界掃描和集成自測試技術(shù)基礎(chǔ)上的測試戰(zhàn)略肯定會增加費(fèi)用。開發(fā)工程師必然要在電路中使用的邊界掃描元件（標(biāo)準(zhǔn)），並且要設(shè)法使相應(yīng)的具體的測試引線腳可以接觸（如測試資料登錄-TDI，測試資料輸出-TDO，測試鍾頻-TCK和測試模

19、式選擇-TMS以及ggf.測試重定）。測試工程師給元件制定一個(gè)邊界掃描模型（BSDL-邊界掃描描述語言）。此時(shí)他必須知道，有關(guān)元件支援何種邊界掃描功能和指令。邊界掃描測試可以診斷直至引線級的短路和斷路。除此之外，如果開發(fā)工程師已作規(guī)定，可以通過邊界掃描指令“RunBIST”來觸發(fā)元件的自動測試。尤其是當(dāng)電路中有許多ASICs和其他複雜元件時(shí)，對於這些元件並不存在慣常的測試模型，通過邊界掃描元件，可以大大減少制定測試模型的費(fèi)用。 時(shí)間和成本降低的程度對於每個(gè)元件都是不同的。對於一個(gè)有IC的電路，如果需要100發(fā)現(xiàn)，大約需要40萬個(gè)測試向量，通過使用邊界掃描，在同樣的故障發(fā)現(xiàn)率下，測試向量的數(shù)目可

20、以減少到數(shù)百個(gè)。因此，在沒有測試模型，或接觸電路的節(jié)點(diǎn)受到限制的條件下，邊界掃描方法具有特別的優(yōu)越性。是否要採用邊界掃描，是取決於開發(fā)利用和製造過程中增加的成本費(fèi)用。衽邊界掃描必須和要求發(fā)現(xiàn)故障的時(shí)間，測試時(shí)間，進(jìn)入市場的時(shí)間，適配器成本進(jìn)行權(quán)衡，並盡可能節(jié)約。在許多情況下，將傳統(tǒng)的在線測試方法和邊界掃描方法混合鹽業(yè)的方案是最佳的解決方式第二篇 混合信號PCB的分區(qū)設(shè)計(jì) 摘要：混合信號電路PCB的設(shè)計(jì)很複雜，元器件的佈局、佈線以及電源和地線的處理將直接影響到電路性能和電磁相容性能。本文介紹的地和電源的分區(qū)設(shè)計(jì)能優(yōu)化混合信號電路的性能。 如何降低數(shù)位信號和類比信號間的相互干擾呢？在設(shè)計(jì)之前必須瞭

21、解電磁相容(EMC)的兩個(gè)基本原則：第一個(gè)原則是盡可能減小電流環(huán)路的面積；第二個(gè)原則是系統(tǒng)只採用一個(gè)參考面。相反，如果系統(tǒng)存在兩個(gè)參考面，就可能形成一個(gè)偶極天線(注：小型偶極天線的輻射大小與線的長度、流過的電流大小以及頻率成正比)；而如果信號不能通過盡可能小的環(huán)路返回，就可能形成一個(gè)大的環(huán)狀天線(注：小型環(huán)狀天線的輻射大小與環(huán)路面積、流過環(huán)路的電流大小以及頻率的平方成正比)。在設(shè)計(jì)中要盡可能避免這兩種情況。 有人建議將混合信號電路板上的數(shù)位地和類比地分割開，這樣能實(shí)現(xiàn)數(shù)位地和類比地之間的隔離。儘管這種方法可行，但是存在很多潛在的問題，在複雜的大型系統(tǒng)中問題尤其突出。最關(guān)鍵的問題是不能跨越分割間

22、隙佈線，一旦跨越了分割間隙佈線，電磁輻射和信號串?dāng)_都會急劇增加。在PCB設(shè)計(jì)中最常見的問題就是信號線跨越分割地或電源而産生EMI問題。 如圖1所示，我們採用上述分割方法，而且信號線跨越了兩個(gè)地之間的間隙，信號電流的返回路徑是什麼呢？假定被分割的兩個(gè)地在某處連接在一起(通常情況下是在某個(gè)位置單點(diǎn)連接)，在這種情況下，地電流將會形成一個(gè)大的環(huán)路。流經(jīng)大環(huán)路的高頻電流會産生輻射和很高的地電感，如果流過大環(huán)路的是低電平類比電流，該電流很容易受到外部信號干擾。最糟糕的是當(dāng)把分割地在電源處連接在一起時(shí)，將形成一個(gè)非常大的電流環(huán)路。另外，類比地和數(shù)位地通過一個(gè)長導(dǎo)線連接在一起會構(gòu)成偶極天線。 瞭解電流回流到

23、地的路徑和方式是優(yōu)化混合信號電路板設(shè)計(jì)的關(guān)鍵。許多設(shè)計(jì)工程師僅僅考慮信號電流從哪兒流過，而忽略了電流的具體路徑。如果必須對地線層進(jìn)行分割，而且必須通過分割之間的間隙佈線，可以先在被分割的地之間進(jìn)行單點(diǎn)連接，形成兩個(gè)地之間的連接橋，然後通過該連接橋佈線。這樣，在每一個(gè)信號線的下方都能夠提供一個(gè)直接的電流回流路徑，從而使形成的環(huán)路面積很小。 採用光隔離器件或變壓器也能實(shí)現(xiàn)信號跨越分割間隙。對於前者，跨越分割間隙的是光信號；在採用變壓器的情況下，跨越分割間隙的是磁場。還有一種可行的辦法是採用差分信號：信號從一條線流入從另外一條信號線返回，這種情況下，不需要地作爲(wèi)回流路徑。 要深入探討數(shù)位信號對類比信

24、號的干擾必須先瞭解高頻電流的特性。高頻電流總是選擇阻抗最小(電感最低)，直接位於信號下方的路徑，因此返回電流會流過鄰近的電路層，而無論這個(gè)臨近層是電源層還是地線層。 在實(shí)際工作中一般傾向於使用統(tǒng)一地，而將PCB分區(qū)爲(wèi)類比部分和數(shù)位部分。類比信號在電路板所有層的類比區(qū)內(nèi)佈線，而數(shù)位信號在數(shù)位電路區(qū)內(nèi)佈線。在這種情況下，數(shù)位信號返回電流不會流入到類比信號的地。 只有將數(shù)位信號佈線在電路板的類比部分之上或者將類比信號佈線在電路板的數(shù)位部分之上時(shí)，才會出現(xiàn)數(shù)位信號對類比信號的干擾。出現(xiàn)這種問題並不是因爲(wèi)沒有分割地，真正的原因是數(shù)位信號的佈線不適當(dāng)。 PCB設(shè)計(jì)採用統(tǒng)一地，通過數(shù)位電路和類比電路分區(qū)以及

25、合適的信號佈線，通?？梢越鉀Q一些比較困難的佈局佈線問題，同時(shí)也不會産生因地分割帶來的一些潛在的麻煩。在這種情況下，元器件的佈局和分區(qū)就成爲(wèi)決定設(shè)計(jì)優(yōu)劣的關(guān)鍵。如果佈局佈線合理，數(shù)位地電流將限制在電路板的數(shù)位部分，不會干擾類比信號。對於這樣的佈線必須仔細(xì)地檢查和核對，要保證百分之百遵守佈線規(guī)則。否則，一條信號線走線不當(dāng)就會徹底破壞一個(gè)本來非常不錯(cuò)的電路板。 在將A/D轉(zhuǎn)換器的類比地和數(shù)位地管腳連接在一起時(shí)，大多數(shù)的A/D轉(zhuǎn)換器廠商會建議：將AGND和DGND管腳通過最短的引線連接到同一個(gè)低阻抗的地上(注：因爲(wèi)大多數(shù)A/D轉(zhuǎn)換器晶片內(nèi)部沒有將類比地和數(shù)位地連接在一起，必須通過外部管腳實(shí)現(xiàn)類比和數(shù)位

26、地的連接)，任何與DGND連接的外部阻抗都會通過寄生電容將更多的數(shù)位雜訊耦合到IC內(nèi)部的類比電路上。按照這個(gè)建議，需要把A/D轉(zhuǎn)換器的AGND和DGND管腳都連接到類比地上，但這種方法會産生諸如數(shù)位信號去耦電容的接地端應(yīng)該接到類比地還是數(shù)位地的問題。 如果系統(tǒng)僅有一個(gè)A/D轉(zhuǎn)換器，上面的問題就很容易解決。如圖3中所示，將地分割開，在A/D轉(zhuǎn)換器下面把類比地和數(shù)位地部分連接在一起。採取該方法時(shí)，必須保證兩個(gè)地之間的連接橋?qū)挾扰cIC等寬，並且任何信號線都不能跨越分割間隙。 如果系統(tǒng)中A/D轉(zhuǎn)換器較多，例如10個(gè)A/D轉(zhuǎn)換器怎樣連接呢？如果在每一個(gè)A/D轉(zhuǎn)換器的下面都將類比地和數(shù)位地連接在一起，則産

27、生多點(diǎn)相連，類比地和數(shù)位地之間的隔離就毫無意義。而如果不這樣連接，就違反了廠商的要求。 最好的辦法是開始時(shí)就用統(tǒng)一地。如圖4所示，將統(tǒng)一的地分爲(wèi)類比部分和數(shù)位部分。這樣的佈局佈線既滿足了IC器件廠商對類比地和數(shù)位地管腳低阻抗連接的要求，同時(shí)又不會形成環(huán)路天線或偶極天線而産生EMC問題。 如果對混合信號PCB設(shè)計(jì)採用統(tǒng)一地的做法心存疑慮，可以採用地線層分割的方法對整個(gè)電路板佈局佈線，在設(shè)計(jì)時(shí)注意儘量使電路板在後邊實(shí)驗(yàn)時(shí)易於用間距小於1/2英寸的跳線或0歐姆電阻將分割地連接在一起。注意分區(qū)和佈線，確保在所有的層上沒有數(shù)位信號線位於類比部分之上，也沒有任何類比信號線位於數(shù)位部分之上。而且，任何信號線

28、都不能跨越地間隙或是分割電源之間的間隙。要測試該電路板的功能和EMC性能，然後將兩個(gè)地通過0歐姆電阻或跳線連接在一起，重新測試該電路板的功能和EMC性能。比較測試結(jié)果，會發(fā)現(xiàn)幾乎在所有的情況下，統(tǒng)一地的方案在功能和EMC性能方面比分割地更優(yōu)越。 #分割地的方法還有用嗎？ 在以下三種情況可以用到這種方法：一些醫(yī)療設(shè)備要求在與病人連接的電路和系統(tǒng)之間的漏電流很低；一些工業(yè)程序控制設(shè)備的輸出可能連接到雜訊很大而且功率高的機(jī)電設(shè)備上；另外一種情況就是在PCB的佈局受到特定限制時(shí)。 在混合信號PCB板上通常有獨(dú)立的數(shù)位和類比電源，能夠而且應(yīng)該採用分割電源面。但是緊鄰電源層的信號線不能跨越電源之間的間隙，

29、而所有跨越該間隙的信號線都必須位於緊鄰大面積地的電路層上。在有些情況下，將類比電源以PCB連接線而不是一個(gè)面來設(shè)計(jì)可以避免電源面的分割問題。 #混合信號PCB設(shè)計(jì)是一個(gè)複雜的過程，設(shè)計(jì)過程要注意以下幾點(diǎn)：1.將PCB分區(qū)爲(wèi)?yīng)毩⒌念惐炔糠趾蛿?shù)位部分。 2.合適的元器件佈局。 轉(zhuǎn)換器跨分區(qū)放置。 4.不要對地進(jìn)行分割。在電路板的類比部分和數(shù)位部分下面敷設(shè)統(tǒng)一地。 5.在電路板的所有層中，數(shù)位信號只能在電路板的數(shù)位部分佈線。 6.在電路板的所有層中，類比信號只能在電路板的類比部分佈線。 7.實(shí)現(xiàn)類比和數(shù)位電源分割。 8.佈線不能跨越分割電源面之間的間隙。 9.必須跨越分割電源之間間隙的信號線要位於緊

30、鄰大面積地的佈線層上。 10.分析返回地電流實(shí)際流過的路徑和方式。 11.採用正確的佈線規(guī)則。 欲知更多資訊請查詢：、和。 第三篇 蛇形走線有什麼作用?請問各路大俠,蛇形走線有什麼作用?爲(wèi)什麼要蛇形走線?哪些類信號線需要蛇形走線,如果要進(jìn)行蛇形佈線,需要滿足什麼規(guī)則和注意什麼問題?煩勞大俠們指點(diǎn)一下. RE:蛇形走線有什麼作用? - 北京 / vhdl 回復(fù)於2000-9-15 9:11:00 >>電感作用 視情況而定，比如PCI板上的蛇行線就是爲(wèi)了適應(yīng)PCI 33MHzClock的線長要求 RE:蛇形走線有什麼作用? - 深圳 / jack 回復(fù)於2000-9-15 12:04:

31、00 關(guān)於蛇形走線，因爲(wèi)應(yīng)用場合不同具不同的作用,如果蛇形走線在電腦板中出現(xiàn)，其主要起到一個(gè)濾波電感的作用，提高電路的抗干擾能力，若在一般普通PCB板中，除了具有濾波電感的作用外，還可作爲(wèi)收音機(jī)天線的電感線圈等等.RE:蛇形走線有什麼作用? - Shanghai / clgoal 回復(fù)於2000-9-15 13:14:00 電腦主機(jī)板中的蛇形走線，主要用在一些時(shí)鐘信號中，如PCIClk,AGPClk，它的作用有兩點(diǎn)：1、阻抗匹配 2、濾波電感。對一些重要信號，如INTEL HUB架構(gòu)中的HUBLink,一共13根，跑233MHz，要求必須嚴(yán)格等長，以消除時(shí)滯造成的隱患，繞線是唯一的解決辦法。一

32、般來講，蛇形走線的線距>=2倍的線寬。 RE:蛇形走線有什麼作用? - beijing / free 回復(fù)於2000-10-16 12:24:00 等長佈線，尤其是在高頻電路中的資料線。 RE:蛇形走線有什麼作用? - 廣西北海 / chenshu2000 回復(fù)於2000-10-19 9:18:00 有沒有計(jì)算蛇形線電感量的公式或經(jīng)驗(yàn)值？ RE:蛇形走線有什麼作用? - 北京 / fangll 回復(fù)於2000-10-22 21:56:00 specctra可以編程設(shè)定網(wǎng)路走線的阻抗匹配規(guī)則和差分線走線規(guī)則幫助裏面講了一些一般的設(shè)計(jì)原則 RE:蛇形走線有什麼作用? - 大連 / nkhar

33、e 回復(fù)於2001-2-15 20:07:00 有時(shí)也兼作電阻作用。 RE:蛇形走線有什麼作用? - jinan / wwx 回復(fù)於2001-2-15 22:51:00 實(shí)際是一個(gè)分佈參數(shù)的 LC 濾波器。 RE:蛇形走線有什麼作用? - 廣州 / anrey 回復(fù)於2001-2-16 11:04:00 濾波 RE:蛇形走線有什麼作用? - 珠海 / liangby 回復(fù)於2001-2-16 11:44:00 等長線。平橫分佈參數(shù) RE:蛇形走線有什麼作用? - 珠海 / bigcat 回復(fù)於2001-2-16 20:36:00 高速數(shù)位PCB板的等線長是爲(wèi)了使各信號的延遲差保持在一個(gè)範(fàn)圍內(nèi),

34、保證系統(tǒng)在同一周期內(nèi)讀取的資料的有效性(延遲差超過一個(gè)時(shí)鐘周期時(shí)會錯(cuò)讀下一周期的資料),一般要求延遲差不超過1/4時(shí)鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結(jié)構(gòu)有關(guān),但線過長會增大分佈電容和分佈電感,使信號質(zhì)量,所以時(shí)鐘IC引腳一般都接RC端接,但蛇形走線並非起電感的作用,相反的,電感會使信號中的上升元中的高次諧波相移,造成信號質(zhì)量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號的上升時(shí)間越小就越易受分佈電容和分佈電感的影響.   RE:蛇形走線有什麼作用? - 北京 / BITLEFT 回復(fù)於2001-6-20 9:59:00 蛇行走線應(yīng)該注意什麼

35、問題？如果，走得不好，對pcb板的抗干擾能力是不是不能好轉(zhuǎn)，反而會有惡化作用？ RE:蛇形走線有什麼作用? - GuangZhou / yxlian 回復(fù)於2001-6-20 11:19:00 簡單地說，PCB上的任何一條走線在通過高頻信號的情況下都會對該信號造成時(shí)延時(shí)，蛇形走線的主要作用是補(bǔ)償“同一組相關(guān)”信號線中延時(shí)較小的部分，這些部分通常是沒有或比其他信號少通過另外的邏輯處理；最典型的就是時(shí)鐘線，通常它不需經(jīng)過任何其他邏輯處理，因而其延時(shí)會小於其他相關(guān)信號。 14:44:00 哈，在微波電路中，大多蛇行線是爲(wèi)了減小PCB的面積！因爲(wèi)線長有嚴(yán)格限制。 RE:蛇形走線有什麼作用? - 珠海

36、/ bigcat 回復(fù)於2001-6-20 19:14:00 等線長的蛇形走線沒有任何抗干擾的功能，它的作用是將有時(shí)序要求的匯流排或時(shí)鐘線的延遲控制在所要求的範(fàn)圍內(nèi)，至於要求如果不會算也可從DATASHEET上得到，一般有時(shí)序要求的都會給出線長匹配的資料；在走線時(shí)一般遵循3W法則（繞線的間距要兩倍於線寬），這樣可消除線間78%的互感，儘量減少因電感變化而引起的阻抗不連續(xù)。另外說明我不是高手，擡得越高摔得越痛；若想見識高手，可以到。的高速設(shè)計(jì)論壇上，有一篇解釋版主回的解釋線間串?dāng)_的帖子，有波形圖和注釋，這樣可以知道什麼樣水平的是高手。 RE:蛇形走線有什麼作用? - 上海市 / bab0523

37、回復(fù)於2001-7-10 13:35:00 主板中，蛇形走線基本上是爲(wèi)了等長， 不光HUBLINK，CPUCLK，PCICLK；IDE，DIMM也要繞線，繞線線距依據(jù)走線線距，可1：2，1：3，1：4   RE:蛇形走線有什麼作用? - 東莞 / yuanqui_cn 回復(fù)於2001-8-18 14:30:00 在2。4G的對講機(jī)中用作電感，可是我不知怎樣計(jì)算電感量，不知大俠有這方面的經(jīng)驗(yàn) RE:蛇形走線有什麼作用? - hanzhou / wdyuut 回復(fù)於2001-8-22 15:35:00 RE:蛇形走線，大多爲(wèi)了實(shí)現(xiàn)匯流排間的長度匹配，或爲(wèi)了減少佈線面積，從電磁干

38、擾的角度來說，比較不利，增大了 環(huán)路面積，考慮到線間干擾，常常不能達(dá)到減少佈線面積的目的 RE:蛇形走線有什麼作用? - 東莞長安 / 蔣國偉 回復(fù)於2001-8-22 18:21:00 短而窄的蛇形走線可做保險(xiǎn)絲。  第四篇 確保信號完整性的電路板設(shè)計(jì)準(zhǔn)則 信號完整性(SI)問題解決得越早，設(shè)計(jì)的效率就越高，從而可避免在電路板設(shè)計(jì)完成之後才增加端接器件。SI設(shè)計(jì)規(guī)劃的工具和資源不少，本文探索信號完整性的核心議題以及解決SI問題的幾種方法，在此忽略設(shè)計(jì)過程的技術(shù)細(xì)節(jié)。1、SI問題的提出 隨著IC輸出開關(guān)速度的提高，不管信號周期如何，幾乎所有設(shè)計(jì)都遇到了信號完整性問題。即使過

39、去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今後一定會遇到信號完整性問題。 信號完整性問題主要指信號的過沖和阻尼振蕩現(xiàn)象，它們主要是IC驅(qū)動幅度和跳變時(shí)間的函數(shù)。也就是說，即使佈線拓?fù)浣Y(jié)構(gòu)沒有變化，只要晶片速度變得足夠快，現(xiàn)有設(shè)計(jì)也將處於臨界狀態(tài)或者停止工作。我們用兩個(gè)實(shí)例來說明信號完整性設(shè)計(jì)是不可避免的。 實(shí)例之一：在通信領(lǐng)域，前沿的電信公司正爲(wèi)語音和資料交換生産高速電路板(高於500MHz)，此時(shí)成本並不特別重要，因而可以儘量採用多層板。這樣的電路板可以實(shí)現(xiàn)充分接地並容易構(gòu)成電源回路，也可以根據(jù)需要採用大量離散的端接器件，但是設(shè)計(jì)必須正確，不能處於臨界狀態(tài)。 SI和EMC專家在佈線之

40、前要進(jìn)行仿真和計(jì)算，然後，電路板設(shè)計(jì)就可以遵循一系列非常嚴(yán)格的設(shè)計(jì)規(guī)則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實(shí)際工作過程中，總會出現(xiàn)一些問題，爲(wèi)此，通過採用可控阻抗端接線，可以避免出現(xiàn)SI問題。簡而言之，超標(biāo)準(zhǔn)設(shè)計(jì)可以解決SI問題。 實(shí)例之二：從成本上考慮，電路板通常限制在四層以內(nèi)(裏面兩層分別是電源層和接地層)。這極大限制了阻抗控制的作用。此外，佈線層少將加劇串?dāng)_，同時(shí)信號線間距還必須最小以布放更多的印製線。另一方面，設(shè)計(jì)工程師必須採用最新和最好的CPU、記憶體和視頻匯流排設(shè)計(jì)，這些設(shè)計(jì)就必須考慮SI問題。 關(guān)於佈線、拓?fù)浣Y(jié)構(gòu)和端接方式，工程師通?？梢詮腃

41、PU製造商那裏獲得大量建議，然而，這些設(shè)計(jì)指南還有必要與製造過程結(jié)合起來。在很大程度上，電路板設(shè)計(jì)師的工作比電信設(shè)計(jì)師的工作要困難，因爲(wèi)增加阻抗控制和端接器件的空間很小。此時(shí)要充分研究並解決那些不完整的信號，同時(shí)確保産品的設(shè)計(jì)期限。 下面介紹設(shè)計(jì)過程通用的SI設(shè)計(jì)準(zhǔn)則。 2、設(shè)計(jì)前的準(zhǔn)備工作 在設(shè)計(jì)開始之前，必須先行思考並確定設(shè)計(jì)策略，這樣才能指導(dǎo)諸如元器件的選擇、工藝選擇和電路板生産成本控制等工作。就SI而言，要預(yù)先進(jìn)行調(diào)研以形成規(guī)劃或者設(shè)計(jì)準(zhǔn)則，從而確保設(shè)計(jì)結(jié)果不出現(xiàn)明顯的SI問題、串?dāng)_或者時(shí)序問題。有些設(shè)計(jì)準(zhǔn)則可以由IC製造商提供，然而，晶片供應(yīng)商提供的準(zhǔn)則(或者你自己設(shè)計(jì)的準(zhǔn)則)存在一

42、定的局限性，按照這樣的準(zhǔn)則可能根本設(shè)計(jì)不了滿足SI要求的電路板。如果設(shè)計(jì)規(guī)則很容易，也就不需要設(shè)計(jì)工程師了。 在實(shí)際佈線之前，首先要解決下列問題，在多數(shù)情況下，這些問題會影響你正在設(shè)計(jì)(或者正在考慮設(shè)計(jì))的電路板，如果電路板的數(shù)量很大，這項(xiàng)工作就是有價(jià)值的。 3、電路板的層疊 某些專案組對PCB層數(shù)的確定有很大的自主權(quán)，而另外一些專案組卻沒有這種自主權(quán)，因此，瞭解你所處的位置很重要。與製造和成本分析工程師交流可以確定電路板的層疊誤差，這時(shí)還是發(fā)現(xiàn)電路板製造公差的良機(jī)。比如，如果你指定某一層是50阻抗控制，製造商怎樣測量並確保這個(gè)數(shù)值呢？ 其他的重要問題包括：預(yù)期的製造公差是多少？在電路板上預(yù)期

43、的絕緣常數(shù)是多少？線寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些資訊可以在預(yù)佈線階段使用。 根據(jù)上述資料，你就可以選擇層疊了。注意，幾乎每一個(gè)插入其他電路板或者背板的PCB都有厚度要求，而且多數(shù)電路板製造商對其可製造的不同類型的層有固定的厚度要求，這將會極大地約束最終層疊的數(shù)目。你可能很想與製造商緊密合作來定義層疊的數(shù)目。應(yīng)該採用阻抗控制工具爲(wèi)不同層生成目標(biāo)阻抗範(fàn)圍，務(wù)必要考慮到製造商提供的製造允許誤差和鄰近佈線的影響。 在信號完整的理想情況下，所有高速節(jié)點(diǎn)應(yīng)該佈線在阻抗控制內(nèi)層(例如帶狀線)，但是實(shí)際上，工程師必須經(jīng)常使用外層進(jìn)行所有或者部分高速節(jié)點(diǎn)的佈線。

44、要使SI最佳並保持電路板去耦，就應(yīng)該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者類比電路板的性能。 4、串?dāng)_和阻抗控制 來自鄰近信號線的耦合將導(dǎo)致串?dāng)_並改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預(yù)期間距(或者平行佈線長度)。比如，欲將時(shí)鐘到資料信號節(jié)點(diǎn)的串?dāng)_限制在100mV以內(nèi)，卻要信號走線保持平行，你就可以通過計(jì)算或仿真，找到在任何給定佈線層上信號之間的最小允許間距。同時(shí)，如果設(shè)計(jì)中包含阻抗重要的

45、節(jié)點(diǎn)(或者是時(shí)鐘或者專用高速記憶體架構(gòu))，你就必須將佈線放置在一層(或若干層)上以得到想要的阻抗。 5、重要的高速節(jié)點(diǎn) 延遲和時(shí)滯是時(shí)鐘佈線必須考慮的關(guān)鍵因素。因爲(wèi)時(shí)序要求嚴(yán)格，這種節(jié)點(diǎn)通常必須採用端接器件才能達(dá)到最佳SI質(zhì)量。要預(yù)先確定這些節(jié)點(diǎn)，同時(shí)將調(diào)節(jié)元器件放置和佈線所需要的時(shí)間加以計(jì)劃，以便調(diào)整信號完整性設(shè)計(jì)的指標(biāo)。 6、技術(shù)選擇 不同的驅(qū)動技術(shù)適於不同的任務(wù)。信號是點(diǎn)對點(diǎn)的還是一點(diǎn)對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時(shí)滯和雜訊裕量是多少？作爲(wèi)信號完整性設(shè)計(jì)的通用準(zhǔn)則，轉(zhuǎn)換速度越慢，信號完整性越好。50MHz時(shí)鐘採用500ps上升時(shí)間是沒有理由的。一個(gè)2-3ns的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，並有助於解決象輸出同步交換(SSO)和電磁相容(EMC)等問題。 在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動技術(shù)的優(yōu)越性。採用這些定制(或者半定制)器件，你就有很大的餘地選定驅(qū)動幅度和速度。設(shè)計(jì)初期，要滿足FPGA(或ASIC)設(shè)計(jì)時(shí)間的要求並確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。 在這個(gè)設(shè)計(jì)階段，要從IC供應(yīng)商那裏獲得合適的仿真模型。爲(wèi)了有效的覆蓋SI仿真，你將需要一個(gè)SI仿真程式和相應(yīng)的仿