數(shù)字系統(tǒng)設(shè)計(jì)基本方法資料實(shí)用教案

1、1.1 1.1 系統(tǒng)需求分析系統(tǒng)需求分析主要內(nèi)容：主要內(nèi)容： 確定系統(tǒng)的基本功能。確定系統(tǒng)的基本功能。 確定輸入確定輸入(shr)(shr)和輸出信號(hào)。和輸出信號(hào)。 確定各功能模塊之間的互相關(guān)系。確定各功能模塊之間的互相關(guān)系。 確定系統(tǒng)具體指標(biāo)。確定系統(tǒng)具體指標(biāo)。1 1 數(shù)字系統(tǒng)數(shù)字系統(tǒng)(xtng)(xtng)設(shè)計(jì)的一般設(shè)計(jì)的一般步驟步驟 通常分為：系統(tǒng)通常分為：系統(tǒng)(xtng)(xtng)需求分析、算法設(shè)計(jì)、算法描述、系統(tǒng)需求分析、算法設(shè)計(jì)、算法描述、系統(tǒng)(xtng)(xtng)結(jié)構(gòu)選擇、系統(tǒng)結(jié)構(gòu)選擇、系統(tǒng)(xtng)(xtng)具體設(shè)計(jì)、系統(tǒng)具體設(shè)計(jì)、系統(tǒng)(xtng)(xtng)仿真與驗(yàn)證

2、。仿真與驗(yàn)證。第1頁/共51頁第一頁，共51頁。1.2 1.2 算法算法(sun f)(sun f)設(shè)計(jì)與算法設(shè)計(jì)與算法(sun f)(sun f)描述描述 算法設(shè)計(jì)結(jié)果要用算法描述來表達(dá)，因此兩者總是共存的，在系統(tǒng)設(shè)計(jì)時(shí)很難分出先后算法設(shè)計(jì)結(jié)果要用算法描述來表達(dá)，因此兩者總是共存的，在系統(tǒng)設(shè)計(jì)時(shí)很難分出先后(xinhu)(xinhu)。 算法描述大致可分為行為描述、算法描述大致可分為行為描述、RTLRTL描述描述( (寄存器傳輸描述寄存器傳輸描述) ) 以及算法流程圖、算法狀態(tài)機(jī)圖描述幾個(gè)階段。以及算法流程圖、算法狀態(tài)機(jī)圖描述幾個(gè)階段。第2頁/共51頁第二頁，共51頁。 系統(tǒng)結(jié)構(gòu)選擇與算法設(shè)

3、計(jì)系統(tǒng)結(jié)構(gòu)選擇與算法設(shè)計(jì)(shj)(shj)有很大關(guān)系，不同的算法可以實(shí)現(xiàn)同一個(gè)系統(tǒng)的功能。當(dāng)然，有很大關(guān)系，不同的算法可以實(shí)現(xiàn)同一個(gè)系統(tǒng)的功能。當(dāng)然，同一個(gè)算法也可以用不同的系統(tǒng)結(jié)構(gòu)來實(shí)現(xiàn)。同一個(gè)算法也可以用不同的系統(tǒng)結(jié)構(gòu)來實(shí)現(xiàn)。 1.3 1.3 系統(tǒng)結(jié)構(gòu)選擇系統(tǒng)結(jié)構(gòu)選擇(xunz)(xunz)FSM1FSM2數(shù)據(jù)寄存器狀態(tài)寄存器數(shù)據(jù)寄存器狀態(tài)寄存器FSM4數(shù)據(jù)寄存器狀態(tài)寄存器FSM3數(shù)據(jù)寄存器狀態(tài)寄存器clk系統(tǒng)時(shí)鐘第3頁/共51頁第三頁，共51頁。 數(shù)字?jǐn)?shù)字(shz)(shz)系統(tǒng)的垂直結(jié)構(gòu)和水平結(jié)構(gòu)系統(tǒng)的垂直結(jié)構(gòu)和水平結(jié)構(gòu) M231M232M233M234M241M242M243M24

4、4M431M432M433M21M24M22M23M41M44M42M43M1M5M2M4M3底層頂層第4頁/共51頁第四頁，共51頁。 在系統(tǒng)結(jié)構(gòu)選定以后，根據(jù)系統(tǒng)各功能模塊的算法描述，用在系統(tǒng)結(jié)構(gòu)選定以后，根據(jù)系統(tǒng)各功能模塊的算法描述，用HDLHDL語言對(duì)其進(jìn)行語言對(duì)其進(jìn)行(jnxng)(jnxng)編程了。為了編程了。為了便于編程仿真和驗(yàn)證，在系統(tǒng)具體設(shè)計(jì)時(shí)應(yīng)將各功能模塊的輸入和輸出及各模塊之間的相互聯(lián)系用框圖形式便于編程仿真和驗(yàn)證，在系統(tǒng)具體設(shè)計(jì)時(shí)應(yīng)將各功能模塊的輸入和輸出及各模塊之間的相互聯(lián)系用框圖形式標(biāo)注清楚。標(biāo)注清楚。1.4 1.4 系統(tǒng)系統(tǒng)(xtng)(xtng)具體設(shè)計(jì)具體設(shè)

5、計(jì)第5頁/共51頁第五頁，共51頁。 數(shù)字系統(tǒng)邏輯設(shè)計(jì)是否正確，在設(shè)計(jì)完成以后應(yīng)進(jìn)行仿真和驗(yàn)證。仿真可分為數(shù)字系統(tǒng)邏輯設(shè)計(jì)是否正確，在設(shè)計(jì)完成以后應(yīng)進(jìn)行仿真和驗(yàn)證。仿真可分為(fn wi)(fn wi)功能仿真和時(shí)序仿真。功能仿真和時(shí)序仿真。1.5 1.5 系統(tǒng)仿真系統(tǒng)仿真(fn(fn zhn) zhn)與驗(yàn)證與驗(yàn)證第6頁/共51頁第六頁，共51頁。2 數(shù)字系統(tǒng)并發(fā)處理(chl)的設(shè)計(jì) 2.1 并發(fā)處理的基本概念 所謂并發(fā)處理，就是在一個(gè)時(shí)鐘周期內(nèi)若干個(gè)電路并發(fā)工作，完成若干個(gè)處理操作(cozu)。例如，某一個(gè)程序要完成如下三步運(yùn)算：A=A+CB=C+DC=E+D 第7頁/共51頁第七頁，共5

6、1頁。如果這三步處理在一個(gè)時(shí)鐘周期內(nèi)完成，那么(n me)就算并發(fā)處理。這樣做就可以使處理速度提高3倍。 對(duì)等式右邊進(jìn)行計(jì)算時(shí)鐘進(jìn)入S3狀態(tài)代入A、B、C值；進(jìn)入S4狀態(tài)AACBCDCED狀態(tài)S4S3S4第8頁/共51頁第八頁，共51頁。 并發(fā)處理不僅(bjn)可以用于順序程序的處理，也可以用于分支程序的處理，如圖所示。 圖 分支程序的并發(fā)處理(chl)(a) 分支的并發(fā)處理(chl)；(b) 對(duì)應(yīng)的電路實(shí)現(xiàn) 選擇器A寄存器B1A3B寄存器B1B2C寄存器S3S2狀態(tài)比較器選擇信號(hào)AB(b)判斷AB，進(jìn)行各分支的對(duì)應(yīng)運(yùn)算時(shí)鐘進(jìn)入S1狀態(tài)其他時(shí),S1AA3BB1狀態(tài)S3AB1BB2狀態(tài)S2AB時(shí)

7、代入各計(jì)算結(jié)果(a)S2S3第9頁/共51頁第九頁，共51頁。2.2 并發(fā)處理的基本方法 并發(fā)處理應(yīng)該是沒有順序概念的，也就是說，各并發(fā)處理過程是在一個(gè)時(shí)鐘周期中進(jìn)行(jnxng)處理和結(jié)果代入的，其先后順序?qū)Y(jié)果不會(huì)產(chǎn)生影響。 并發(fā)處理(chl)實(shí)例 S3S4A100B20A20121B100AB1BA狀態(tài)S4時(shí)鐘狀態(tài)S3S4(A)10021(B)20100第10頁/共51頁第十頁，共51頁。 1簡(jiǎn)單的前后合并處理 在前后兩個(gè)(lin )狀態(tài)中，如果處理是相對(duì)獨(dú)立的，前面的操作結(jié)果不作為后續(xù)的操作內(nèi)容，這兩個(gè)(lin )處理可以設(shè)計(jì)成并發(fā)的。例如：第1個(gè)時(shí)鐘完成A=C+1第2個(gè)時(shí)鐘完成B=B

8、+1這兩個(gè)(lin )處理不具繼承性，可設(shè)計(jì)成兩個(gè)(lin )處理并發(fā)操作： A=C+1 B=B+1 1個(gè)時(shí)鐘周期完成第11頁/共51頁第十一頁，共51頁。 2正向引用合并處理 在前后兩個(gè)狀態(tài)中，如果處理是有關(guān)連的，前面的操作結(jié)果(ji gu)要作為后續(xù)的操作數(shù)，如：第1個(gè)時(shí)鐘 A=C+1第2個(gè)時(shí)鐘 B=A+2為了使兩個(gè)處理可以并發(fā)地在一個(gè)時(shí)鐘周期中進(jìn)行，就可以采用正向引用合并處理方法。 A=C+1 B=(C+1)+1 1個(gè)時(shí)鐘周期完成第12頁/共51頁第十二頁，共51頁。 3分支條件(tiojin)與處理合并S1S2S3S4AA1B0時(shí)其他S1S3S4其他AA1AA1B0時(shí)(a)S1S2S3

9、S5S4A0時(shí)其他AA1AA2S1S3S5其他AA2AA1A0時(shí)(b)第13頁/共51頁第十三頁，共51頁。4分支條件(tiojin)合并其他S5S3S4B0時(shí)A0時(shí)其他S3S4S5A0且B0A0且B0其他S1S2S1第14頁/共51頁第十四頁，共51頁。S1S2S3Af1(A,B)Bf2(A,B)Af3(A,B)Bf4(A,B)S2S4S3S5S1條件成立Af1(A,B)Bf2(A,B)Af3(A,B)Bf4(A,B)條件不成立Af5(A,B)Bf6(A,B)Af7(f5(A,B),f6(A,B)Bf8(f5(A,B),f6(A,B)S1S3Af3(f1(A,B),f2(A,B)Bf4(f1

10、(A,B)S1Af3(f1(A,B),f2(A,B)Bf4(f1(A,B),f2(A,B)S3S5Af7(f5(A,B),f6(A,B)Bf8(f5(A,B),f6(A,B)條件成立條件不成立(a)(b)多個(gè)多個(gè)(du )處理并發(fā)設(shè)計(jì)實(shí)例處理并發(fā)設(shè)計(jì)實(shí)例第15頁/共51頁第十五頁，共51頁。圖圖3-7 多個(gè)處理多個(gè)處理(chl)并發(fā)設(shè)計(jì)實(shí)例并發(fā)設(shè)計(jì)實(shí)例A f1(A,B)Bf2(A,B)條件(A,B)成立Af3(A,B)Bf4(A,B)條件(A,B)不成立A f5(A,B)Bf6(A,B)S1S3S5修改判斷條件條件(f1(A,B),f2(A,B)成立Af3(f1(A,B),f2(A,B)Bf4

11、(f1(A,B),f2(A,B)條件(f1(A,B),f2(A,B)不成立Af5(f1(A,B),f2(A,B)Bf6(f1(A,B),f2(A,B)(c)S4S3S2S1第16頁/共51頁第十六頁，共51頁。 5時(shí)間(shjin)空間拓展S10S5S9S8S7S6S1S2S3S4S0AABAABAABAABAA10B用一個(gè)加法器實(shí)現(xiàn)，需10個(gè)時(shí)鐘周期ABABAA10B用10個(gè)加法器實(shí)現(xiàn)，只需1個(gè)時(shí)鐘周期(a)(b)BBBBBBBB第17頁/共51頁第十七頁，共51頁。圖3-8 時(shí)間(shjin)空間拓展處理實(shí)例(a) 時(shí)間(shjin)拓展示意圖；(b) 空間拓展示意圖；(c) 流水線拓展示

12、意圖 BQ DQ DQ DQ D2B4BQ DAQ D2BAA6BQ DA4BA10B(c)4B6B2BBAA10BA4B第18頁/共51頁第十八頁，共51頁。3 系統(tǒng)結(jié)構(gòu)的選擇(xunz)和設(shè)計(jì) 模塊(m kui)的水平結(jié)構(gòu)和垂直結(jié)構(gòu)(a) 垂直結(jié)構(gòu)；(b) 水平結(jié)構(gòu) 子塊1子塊2運(yùn)算電路子塊3子塊4狀態(tài)機(jī)(b)更細(xì)的部分處理更細(xì)的部分處理更細(xì)的部分處理部分處理部分處理整體處理(a)模塊第19頁/共51頁第十九頁，共51頁。3.1 3.1 系統(tǒng)系統(tǒng)(xtng)(xtng)模塊之間的連接模塊之間的連接 l上層模塊與下層模塊的連接上層模塊與下層模塊的連接l 上層模塊可以用上層模塊可以用PORT

13、MAPPORT MAP語句來調(diào)用語句來調(diào)用(dioyng)(dioyng)下層的模塊，實(shí)現(xiàn)兩個(gè)模塊之間的下層的模塊，實(shí)現(xiàn)兩個(gè)模塊之間的連接。連接。l . .l ENTITY module A IS ENTITY module A ISlPORT(PORT(l datain: IN STD_LOGICdatain: IN STD_LOGIC；l dataout: OUT STD_LOGIC)dataout: OUT STD_LOGIC)； l END module A END module A；l ARCHITECTURE rtl OF module A IS ARCHITECTURE rtl

14、OF module A IS l . . l END rtl END rtl ；第20頁/共51頁第二十頁，共51頁。 ENTITY module B IS .END module B；ARCHITECTURE rtl OF module B IS COMPONENT module APORT( datain: IN STD_LOGIC； dataout: OUT STD_LOGIC)；END COMPONENT；SIGNAL sig A: STD_LOGIC；SIGNAL sig B: STD_LOGIC；BEGIN U2: module A PORT MAP (sig A,sig B)；E

15、ND rtl ； 第21頁/共51頁第二十一頁，共51頁。l在同一層中的各模塊是通過所定義(dngy)的信號(hào)連接起來的。l .l ENTITY module A ISlPORT(l din: IN STD_LOGIC；l dout: OUT STD_LOGIC)；lEND module A；l.ENTITY module B IS PORT(din: IN STD_LOGIC；dout: OUT STD_LOGIC)；END module B；.第22頁/共51頁第二十二頁，共51頁。.ENTITY module C IS END module C ；ARCHITECTURE rtl OF m

16、odule C IS COMPONENT module A .END COMPONENT； COMPONENT module B .END COMPONENT；SIGNAL sigab , sigba: STD_LOGIC；BEGIN U3: module A PORT MAP(sigab,sigba)； U4: module B PORT MAP(sigba,sigab)；END rtl； ABsigabsigba第23頁/共51頁第二十三頁，共51頁。l函數(shù)和過程函數(shù)和過程(guchng)(guchng)的調(diào)用的調(diào)用 使用函數(shù)語句使用函數(shù)語句(FUNCTION)(FUNCTION)和過程語

17、句和過程語句(PROCEDURE)(PROCEDURE)。需要再次強(qiáng)調(diào)的是，如果將電路。需要再次強(qiáng)調(diào)的是，如果將電路寫成函數(shù)模塊，其輸入可以有多個(gè)，但是其輸出寫成函數(shù)模塊，其輸入可以有多個(gè)，但是其輸出(shch)(shch)只能有一個(gè)。如果電路有多個(gè)只能有一個(gè)。如果電路有多個(gè)輸入和多個(gè)輸出輸入和多個(gè)輸出(shch)(shch)，就應(yīng)用過程模塊來編寫。，就應(yīng)用過程模塊來編寫。第24頁/共51頁第二十四頁，共51頁。4 4 數(shù)字系統(tǒng)設(shè)計(jì)中的幾個(gè)工程實(shí)際數(shù)字系統(tǒng)設(shè)計(jì)中的幾個(gè)工程實(shí)際(shj)(shj)問題問題 4.14.1影響系統(tǒng)影響系統(tǒng)(xtng)(xtng)工作速度的主要因素工作速度的主要因素

18、所謂系統(tǒng)所謂系統(tǒng)(xtng)(xtng)的工作速度，是指系統(tǒng)的工作速度，是指系統(tǒng)(xtng)(xtng)以何種時(shí)鐘頻率工作。系統(tǒng)以何種時(shí)鐘頻率工作。系統(tǒng)(xtng)(xtng)的處理時(shí)間可以表示為的處理時(shí)間可以表示為處理時(shí)間處理時(shí)間= =時(shí)鐘周期處理所需時(shí)鐘周期數(shù)時(shí)鐘周期處理所需時(shí)鐘周期數(shù)兩個(gè)途徑：減小時(shí)鐘兩個(gè)途徑：減小時(shí)鐘(shzhng)(shzhng)周期和減周期和減小時(shí)鐘小時(shí)鐘(shzhng)(shzhng)周期數(shù)周期數(shù)第25頁/共51頁第二十五頁，共51頁。臨界路徑長(zhǎng)度臨界路徑長(zhǎng)度(Critical Path)(Critical Path) 在數(shù)字系統(tǒng)中，臨界路徑長(zhǎng)度決定了系統(tǒng)的工作速

19、度。臨界路徑是指從系統(tǒng)輸入到系統(tǒng)輸出的各條在數(shù)字系統(tǒng)中，臨界路徑長(zhǎng)度決定了系統(tǒng)的工作速度。臨界路徑是指從系統(tǒng)輸入到系統(tǒng)輸出的各條路徑中信號(hào)路徑中信號(hào)(xnho)(xnho)通過時(shí)間最長(zhǎng)的那一條路徑。該路徑長(zhǎng)度將決定系統(tǒng)的最高工作速度。通過時(shí)間最長(zhǎng)的那一條路徑。該路徑長(zhǎng)度將決定系統(tǒng)的最高工作速度。SIGNAL aRegSIGNAL aReg：INTEGER RANGE 0 TO (2INTEGER RANGE 0 TO (2* * *31-1)31-1)；SIGNAL bRegSIGNAL bReg：INTEGER RANGE 0 TO (2INTEGER RANGE 0 TO (2* * *3

20、1-1)31-1)；SIGNAL cRegSIGNAL cReg：INTEGER RANGE 0 TO (2INTEGER RANGE 0 TO (2* * *31-1)31-1)；TYPE STATENAME IS (S0TYPE STATENAME IS (S0、S1S1、S2)S2)；SIGNAL stateRegSIGNAL stateReg：STATENAMESTATENAME； 第26頁/共51頁第二十六頁，共51頁。BEGINPROCESS (clk)BEGINIF(clk EVENT AND clk=1) THEN CASE stateReg ISWHEN S0=aReg=in

21、0；bReg=in1；cReg=in2；stateRegaReg=aReg* (bReg*cReg)；臨界(ln ji)路徑bReg=bReg；cReg=cReg；stateRegaReg=aReg*2；bReg=bReg；cReg=cReg；stateReg=S0；END CASE；END IF；END PROCESS； 第27頁/共51頁第二十七頁，共51頁。 可以看出，可以看出，aReg=aRegaRegaReg=in0；bReg=in1；cReg=in2；stateReg aReg=aReg*bReg；bReg= bReg； cReg=cReg；stateReg=S2；WHEN S2

22、aReg=aReg*(cReg*2)；bReg= bReg；cReg=cReg；stateReg=S0；END CASE；END IF；END PROCESS； 第32頁/共51頁第三十二頁，共51頁。增加狀態(tài)數(shù)或寄存器數(shù)。增加處理的時(shí)鐘周期(狀態(tài)數(shù))個(gè)數(shù)和寄存器數(shù)可以(ky)達(dá)到縮短臨界路徑長(zhǎng)度的目的。S0AABCBB1CBCS1S2AA2BBCC(a)S0S0S1S2AABBBCCAACBB1CBCAA2BBCC(b)增加狀態(tài)減少臨界路徑(ljng)長(zhǎng)度的實(shí)例(a) 系統(tǒng)原狀態(tài)圖；(b) 添加狀態(tài)后的狀態(tài)圖 第33頁/共51頁第三十三頁，共51頁。增加寄存器減小臨界(ln ji)路徑長(zhǎng)度(

23、a) 系統(tǒng)原狀態(tài)圖；(b) 增加寄存器后的狀態(tài)圖 S0AABCBA1CBCS1S2AA2BBCC(a)S0AABBA1CBCCCS1S2AAC2BBCC(b)第34頁/共51頁第三十四頁，共51頁。 2) 2) 改變臨界路徑改變臨界路徑(ljng)(ljng)上的處理順序上的處理順序 加法和乘法運(yùn)算所需要加法和乘法運(yùn)算所需要(xyo)(xyo)的時(shí)間是不一樣的，為了提高系統(tǒng)的速度，通常把運(yùn)算速度慢的的時(shí)間是不一樣的，為了提高系統(tǒng)的速度，通常把運(yùn)算速度慢的計(jì)算放在運(yùn)算樹的短枝上。計(jì)算放在運(yùn)算樹的短枝上。(ab)cde(b)cbaedcdeab(ab)cde11ns6ns1ns(a)(a) (a)

24、 加法加法(jif)(jif)運(yùn)算運(yùn)算1 ns1 ns，乘法運(yùn)算，乘法運(yùn)算5 ns5 ns情況下的數(shù)據(jù)流圖；情況下的數(shù)據(jù)流圖；(b) (b) 加法加法(jif)(jif)運(yùn)算運(yùn)算5 ns5 ns，乘法運(yùn)算，乘法運(yùn)算1 ns1 ns情況下為數(shù)據(jù)流圖情況下為數(shù)據(jù)流圖 第35頁/共51頁第三十五頁，共51頁。 3) 3) 提高提高(t go)(t go)各個(gè)運(yùn)算器的速度各個(gè)運(yùn)算器的速度 如果提高各運(yùn)算器本身的速度，那么無論在任何情況下，都可以達(dá)到如果提高各運(yùn)算器本身的速度，那么無論在任何情況下，都可以達(dá)到(d do)(d do)提高提高系統(tǒng)速度的目的。系統(tǒng)速度的目的。第36頁/共51頁第三十六頁，共

25、51頁。4.2 4.2 縮小縮小(suxio)(suxio)電路規(guī)模和降低功耗的方法電路規(guī)模和降低功耗的方法縮小電路規(guī)模的方法縮小電路規(guī)模的方法 縮小電路規(guī)模的最基本方法是在設(shè)計(jì)時(shí)盡可能共享資源?？s小電路規(guī)模的最基本方法是在設(shè)計(jì)時(shí)盡可能共享資源。 1) 1) 共享組合電路的部件共享組合電路的部件 例如，在計(jì)算例如，在計(jì)算A+(BA+(BC)C)和和(B(BC)C)2 2時(shí)，時(shí)，(B(BC)C)是相同的，可以是相同的，可以(ky)(ky)用一個(gè)電路來實(shí)現(xiàn)。用一個(gè)電路來實(shí)現(xiàn)。 2) 2) 共享寄存器共享寄存器 要盡可能減少變量和信號(hào)量的設(shè)置，能共享的盡可能共享。假如要盡可能減少變量和信號(hào)量的設(shè)置，

26、能共享的盡可能共享。假如(jir)(jir)，現(xiàn)有，現(xiàn)有100100個(gè)個(gè)3232位的冗余位的冗余寄存器，那么就需要寄存器，那么就需要32003200個(gè)觸發(fā)器。個(gè)觸發(fā)器。第37頁/共51頁第三十七頁，共51頁。 3) 3) 共享連線共享連線 連線也是一種連線也是一種(y zhn(y zhn) )資源。利用三態(tài)門使多個(gè)輸出共享一條總線，這是共享總線資源。利用三態(tài)門使多個(gè)輸出共享一條總線，這是共享總線的一種的一種(y zhn(y zhn) )形式。形式。 4) 4) 展開處理展開處理(chl)(chl)空間實(shí)現(xiàn)資源共享空間實(shí)現(xiàn)資源共享 對(duì)數(shù)據(jù)流圖的處理對(duì)數(shù)據(jù)流圖的處理(chl)(chl)順序進(jìn)行適當(dāng)

27、調(diào)整就可以縮小數(shù)據(jù)流圖的規(guī)模。例如：順序進(jìn)行適當(dāng)調(diào)整就可以縮小數(shù)據(jù)流圖的規(guī)模。例如：改變處理改變處理(chl)(chl)順序縮小電路規(guī)模。順序縮小電路規(guī)模。ACADBCBDAAACADBCBD(a)ABCDAA(AB)(CD)(b)第38頁/共51頁第三十八頁，共51頁。 在RTL級(jí)上降低系統(tǒng)功耗的方法(fngf) 功耗是單片系統(tǒng)的一個(gè)很重要的指標(biāo)，功耗愈低，系統(tǒng)的壽命、可靠性和體積也愈低。 1) 1) 縮小電路縮小電路(dinl)(dinl)的規(guī)模的規(guī)模 電路電路(dinl)(dinl)規(guī)模愈小，當(dāng)然功耗也就愈小。前述的縮小電路規(guī)模愈小，當(dāng)然功耗也就愈小。前述的縮小電路(dinl)(dinl

28、)規(guī)模的方法，對(duì)降低功耗都規(guī)模的方法，對(duì)降低功耗都有實(shí)際意義。有實(shí)際意義。 第39頁/共51頁第三十九頁，共51頁。系統(tǒng)的基本電路系統(tǒng)的基本電路(dinl)(dinl)結(jié)構(gòu)結(jié)構(gòu)ABABABplusminusmultB選擇器選擇器127resetAnexta2) 2) 停止不必要的運(yùn)算停止不必要的運(yùn)算(yn sun)(yn sun)處理處理第40頁/共51頁第四十頁，共51頁。&ABS0&ABS1&ABS2&BS31選擇器127resetA (1) (1) 只允許只允許(ynx)(ynx)必要的運(yùn)算電路工作必要的運(yùn)算電路工作(2) (2) 寄存器的值沒有寄存器的值沒有(mi yu)(mi yu)

29、必要改變時(shí)不要改變。必要改變時(shí)不要改變。第41頁/共51頁第四十一頁，共51頁。 3) 3) 減少競(jìng)爭(zhēng)冒險(xiǎn)減少競(jìng)爭(zhēng)冒險(xiǎn)(mo xin)(mo xin)的總量的總量 由于組合電路的信號(hào)在多條路徑中傳輸延時(shí)不同，因而就會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)由于組合電路的信號(hào)在多條路徑中傳輸延時(shí)不同，因而就會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)(mo xin)(mo xin)現(xiàn)象?，F(xiàn)象。 在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)(mo xin)(mo xin)。 4) 4) 控制時(shí)鐘控制時(shí)

30、鐘 降低降低(jingd)(jingd)時(shí)鐘頻率，用時(shí)鐘頻率，用“與門與門”控制某些工作單元，使其在不工作期間不提供時(shí)鐘控制某些工作單元，使其在不工作期間不提供時(shí)鐘等措施，降低等措施，降低(jingd)(jingd)系統(tǒng)的功耗。系統(tǒng)的功耗。 第42頁/共51頁第四十二頁，共51頁。系統(tǒng)(xtng)誤操作的成因及其消除辦法 由于設(shè)計(jì)不當(dāng)或存在的缺陷誘發(fā)的誤操作大致有以下幾種： (1) 冒險(xiǎn)現(xiàn)象。冒險(xiǎn)現(xiàn)象通常在信號(hào)發(fā)生變化時(shí)產(chǎn)生，其產(chǎn)生原因主要是輸入信號(hào)經(jīng)不同路徑(ljng)傳輸，而出現(xiàn)不同的延時(shí)所引起的。 (2) 不遵守既定(j dn)的定時(shí)關(guān)系clkD破壞定時(shí)關(guān)系情況D建立時(shí)間保持時(shí)間Dclk

31、QclkQQ正常情況第43頁/共51頁第四十三頁，共51頁。node1= aReg +bReg;node2= cReg +node1;node3= dReg +node2;node4= eReg +node3;node5= fReg +node4;nextA = gReg +node5; 第44頁/共51頁第四十四頁，共51頁。樹型加法器連接的VHDL語言(yyn)程序清單如下：node1= aReg +bReg;node2= cReg +dReg;node3= eReg +fReg;node4= node1 +node2;node5= node3 +gReg;nextA =node4+node5; 第45頁/共51頁第四十五頁，共51頁