cadence原理圖到PCB

1、OutputBoai_d在captuBi?：rdLauiLchingLlptiOp&nBo：ii_dinAllegi_oFCEEd:Donotop旦n確走取消幫助VerilosVHDL第一彳中Other二Editor-).二二EMF硬00IMFLayoutFSpiceSPICEFCBFootprintCombinedpropertyNetlistFilesIViewOutputeditor，首先說明一下我的版本是AllergroSPB16.2。原理圖設(shè)計用的是OrCADCapture，PCB設(shè)計用的是AllegroPCBDesignGXL。教材手里有好幾種，網(wǎng)上找的、圖書館借的。在Altium

2、Designer里面原理圖轉(zhuǎn)PCB是個很簡單的事情，可是在cadence里面，折騰了好幾天才能通過這一步。怎么說呢，這些教材講的都不夠細(xì)，尤其是在如何操作軟件這上面，完全是把help手冊翻譯了一遍，反而把大家在學(xué)習(xí)protel時候就知道的東西啰嗦了半天。cadence原理圖轉(zhuǎn)PCB網(wǎng)上流傳有兩種方法，我現(xiàn)在也只會這兩種。切入正題吧。原理圖轉(zhuǎn)PCB之間溝通的紐帶是netlist文件，就是網(wǎng)表文件。正確生成網(wǎng)表文件的前提是原理圖正確，能通過DRC檢查。如果只畫原理圖不需要layout那就不用生成網(wǎng)表，在footprint選項里也不用填，否則要填上對應(yīng)的封裝名稱，即使你沒有這個封裝填上封裝名稱也能生

3、成網(wǎng)表，可以在生成網(wǎng)表之后再去畫封裝。畫封裝，打開AllegroPCBDesignGXL，F(xiàn)ile-New-Packagesymbol（wizard）。為了下文講解，設(shè)置名稱就叫dip40-8051，路徑自己設(shè)定，最好不要有中文名。選DIP-next-loadtemplate-next-next-引腳數(shù)填40-next-選擇焊盤（任意）-保存。先別急，還有一項重要的事情沒做，那就是生成device文件。其中的一種方法用到了它。如何生成呢,在生成封裝之后，F(xiàn)ile-createdevicefile就可以啦，記住文件格式是.txt,和你剛才設(shè)計封裝庫放在同一目錄下。此時可以退出AllegroPCB

4、DesignGXL。兩種辦法之前的工作都要把原理圖設(shè)計好，如果你只想體驗一下流程的話隨便弄個IC（如8051），設(shè)計即正確，不要考慮電氣特性。在屬性設(shè)置里面把footprint名稱填上任意名稱，如（dip40-8051）。接著把不用的管教都XX掉。弄好之后進(jìn)行DRC檢查，有警告不要緊，只要沒有錯誤就可以。體驗流程嘛！檢查無誤就可以生成網(wǎng)表了。生成網(wǎng)表第一種方法（三個文件pstchip.dat、pstxnet、pstxprt）：AllowEtchRemovalHuringrEl就是第一種方法。allegro是要生成網(wǎng)表的文件夾，當(dāng)然你可以自己設(shè)定一個文件夾，建議默認(rèn)。下面有個CreateorUp

5、datePCBEditorBoard(Netrev)選項。這個是可以自動生成PCB(.brd),可以自動打開PCB設(shè)計軟件并且導(dǎo)入網(wǎng)表，此處不建議選，因為如果沒有把封裝路徑設(shè)置好，生成網(wǎng)表最后一步可能會報錯的。當(dāng)然了，網(wǎng)表是可以生成的，就是在自動向PCB導(dǎo)入網(wǎng)表時，如果封裝沒有在工程路徑下面就出現(xiàn)錯誤。確定之后網(wǎng)表可以在allegro下找到。向PCB導(dǎo)入網(wǎng)表：接著打開AllegroPCBDesignGXL,File-New-Board，關(guān)鍵的一步，此處設(shè)置路徑要把.brd文件放在allegro下，也就是和網(wǎng)表文件放在同一文件夾下。設(shè)置封裝路徑，Setup-userpreferencesedit

6、ors:在psmpath的Value處設(shè)置畫好的封裝路徑，否則AllegroPCBDesignGXL找不到封裝。如果焊盤用的自帶的就不用設(shè)置padpath，自己畫焊盤的就要設(shè)置padpath。LgnGXL:pcb.brdProject:E:/vorks/cadence/file/allegroEffectiveFavoriteCommandComrridndCommandCommandCommandCommandCommandCommandValuePreferencedevpathmudulepathpddpdthparampathpsmpathsignoisepathtechpathtop

7、uloqy_怕rripl日怕日thOMvLvorites+口+口DisplayDrawingDreFile_rridridgem已門tIcpackaqingInteractiveInterfacesLogicManufactureConfigEditorLibraryMCMSiqnoiseffiOPlacementffiORouteOShapesOSignaL-andlysis円llSearchforp已ference:Search二Includ已summaryinsearchSi-irnrridrydescriptionSearchpathforlibrarydevicesd已Ypath=E

8、:workscadencepcb_libisplayS電t旦|ShapeLugicPlaceF1lwF1：=lilRuu+eAilaly互e吐tureToulsHelp日日日-0-0-0-0-0oE-Q：CJ+CJ+口+口匚ancelApplyListAllHelp之后File-Import-Logic,又到關(guān)鍵之處，如下圖，Importdirectory一定要選擇網(wǎng)表文件所在的文件夾。最后一步，點擊Importcadence,看不到器件？沒關(guān)系，在place選項里面，manually或者quickplace完成布局。生成網(wǎng)表第二種方法（一個文件XXX.net，據(jù)說是以前版本的方法）DRC什么的就不說了，和第一種方法一樣，直接CreateNetlist.。Partvalue設(shè)置成和PCBfootprint一樣，都是PCBfootprint,Formatters選擇telesis.all。下面有個路徑，那就是要生成的網(wǎng)表，是.NET格式。確定之后，把生成的.NET文件的后綴改成.TEL。向PCB導(dǎo)入網(wǎng)表，同第一種方法，但是需要設(shè)置device文件的路徑，在