EDA技術(shù)實(shí)驗(yàn)3

1、【實(shí)驗(yàn)5】 4位十進(jìn)制頻率計(jì)設(shè)計(jì)1實(shí)驗(yàn)?zāi)康?通過(guò)實(shí)驗(yàn)讓讀者掌握復(fù)雜時(shí)序邏輯電路的EDA原理圖輸入設(shè)計(jì)法和Verilog HDL文本輸入設(shè)計(jì)法，通過(guò)對(duì)設(shè)計(jì)電路的仿真和硬件驗(yàn)證，讓讀者進(jìn)一步了解4位十進(jìn)制頻率計(jì)的功能和特性。 14位十進(jìn)制頻率計(jì)的頂層設(shè)計(jì)文件的原理圖如圖4.10 圖4.10 4位十進(jìn)制頻率計(jì)的頂層設(shè)計(jì)文件的原理圖 “Clock2”，作為1Hz信號(hào)F1HZ的輸入 “Clock0”，作為被測(cè)頻率信號(hào)FIN的輸入 2圖4.11 頻率計(jì)測(cè)頻控制器testctl_v測(cè)控時(shí)序 4位十進(jìn)制頻率計(jì)的頂層設(shè)計(jì)文件的原理圖如圖4.10所示。根據(jù)頻率測(cè)量的基本原理，需要一個(gè)脈寬為1秒的門限信號(hào)，作為待測(cè)

2、信號(hào)輸入頻率允許計(jì)數(shù)的控制信號(hào)；1秒計(jì)數(shù)結(jié)束后，還需要一個(gè)將計(jì)數(shù)值鎖存的鎖存信號(hào)和一個(gè)計(jì)數(shù)器復(fù)位信號(hào)，為下一測(cè)頻計(jì)數(shù)周期做準(zhǔn)備。 3/測(cè)頻控制器testctl_v源程序module testctl_v(clkk,cnt_en,rst_cnt,load); input clkk; output cnt_en,rst_cnt,load; reg rst_cnt; reg div2clk; always (posedge clkk) begin div2clk = div2clk; end always (clkk) begin if(clkk=0&div2clk=0) begin rst_cnt=

3、1;end else rst_cnt = 0; end assign load = div2clk; assign cnt_en = div2clk;endmodule 【實(shí)驗(yàn)5程序1】“Clock2”，作為1Hz信號(hào)F1HZ的輸入 4/十進(jìn)制計(jì)數(shù)器cnt10_v源程序module cnt10_v(clr, clk,ena,q,cout); input clr, clk,ena; output3:0 q; output cout; reg3:0 q; reg cout; always(posedge clk or posedge clr) begin if (clr) begin q=4b00

4、00; cout=0; end else if (ena) if (q=4b1001) begin q=4b0000；cout=0; end else begin q=q+1 ;cout=q3 & q0; end endendmodule 【實(shí)驗(yàn)5程序2】cnt_enrst_cnt第一個(gè)計(jì)數(shù)器被測(cè)頻率“Clock0”,作為被測(cè)頻率信號(hào)FIN的輸入5-4位鎖存器reg4_v源程序module reg4_v(clk,d,q); input clk; input3:0 d; output3:0 q; reg3:0 q; always (posedge clk) begin q=d; endendmo

5、dule 【實(shí)驗(yàn)5程序3】4、思考題 用原理圖輸入法和Verilog HDL文本輸入法設(shè)計(jì)8位十進(jìn)制頻率計(jì)，并仿真和硬件驗(yàn)證設(shè)計(jì)電路。 load十進(jìn)制計(jì)數(shù)器q“數(shù)碼4數(shù)碼1”， 61實(shí)驗(yàn)?zāi)康?通過(guò)秒表的設(shè)計(jì)，讓讀者學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)方法。 秒表電路的原理圖如圖4.12所示。秒表電路結(jié)構(gòu)主要包括1.5萬(wàn)分頻器clkgen_v、十進(jìn)制計(jì)數(shù)器/分頻器cnt10_2和六進(jìn)制計(jì)數(shù)器/分頻器cnt6_2。設(shè)計(jì)中需要獲得一個(gè)比較精確的100Hz(周期為1/100秒)計(jì)時(shí)脈沖，將1.5MHz的輸入頻率送到clkgen_v進(jìn)行1.5萬(wàn)分頻后，得到100Hz的頻率由NEWCLK輸出。將NEWCLK輸出信號(hào)經(jīng)

6、過(guò)2個(gè)十進(jìn)制計(jì)數(shù)器cnt10_2分頻，得到0.000.99秒輸出DOUT7.4和DOUT3.0，并產(chǎn)生1秒進(jìn)位輸出。1秒進(jìn)位輸出經(jīng)過(guò)由cnt10_2和cnt6_2構(gòu)成的60分頻器分頻后，得到059秒的輸出DOUT15.12和DOUT11.8，并產(chǎn)生1分鐘進(jìn)位輸出。1分鐘進(jìn)位輸出經(jīng)過(guò)由cnt10_2和cnt6_2構(gòu)成的60分頻器分頻后，得到059分的輸出DOUT23.20和DOUT19.16。另外，秒表電路用ENA作為計(jì)時(shí)允許信號(hào)，當(dāng)ENA=I時(shí)計(jì)時(shí)開(kāi)始，DNA=0時(shí)，計(jì)時(shí)結(jié)束。CLR是清除信號(hào)，當(dāng)CLR=1時(shí)，秒表記錄的時(shí)間被清除。【實(shí)驗(yàn)6】 秒表設(shè)計(jì) 7圖4.12 秒表電路的原理圖 8 /1

7、.5萬(wàn)分頻器源程序clkgen_vmodule clkgen_v(clk,newclk); input clk; output newclk; reg newclk; reg15:0 q; always (posedge clk) begin (q16h3a97) q=q+1; /16h3a97=14999 else q=0; if (q=16h3a97) newclk = 1; else newclk = 0; endendmodule 【實(shí)驗(yàn)6程序1】產(chǎn)生的100Hz(周期為1/100秒)計(jì)時(shí)脈沖 9-十進(jìn)制計(jì)數(shù)器源程序cnt10_2module cnt 10_2(clr, clk,ena

8、,q,cout); input clr,clk,ena; output3:0 q; output cout; reg3:0 q; reg cout; always (posedge clk or posedge clr) begin if (clr) begin q=4b0000; cout=0; end else if (ena) if (q=4b1001) begin q=4b0000; cout=0; end else begin q=q+1 ;cout=q3 & q0; end end endmodule 十進(jìn)制計(jì)數(shù)器產(chǎn)生個(gè)位【實(shí)驗(yàn)6程序2】10-六進(jìn)制計(jì)數(shù)器源程序cnt6_2modu

9、le cnt6_2(clr, clk,ena,q,cout); input clr, clk,ena; output3:0 q; output cout; reg3:0 q; reg cout; always (posedge clk or posedge clr) begin if (clr) begin q=4b0000; cout=0; end else if (ena) if (q=4b0101) begin q=4b0000; cout=0; end else begin q=q+1 ;cout=q2 & q0; end endendmodule 六進(jìn)制計(jì)數(shù)器產(chǎn)生十位11 如何在秒表電路中增加計(jì)時(shí)時(shí)間范圍，將計(jì)時(shí)顯示范圍展寬到小時(shí)。 4、 思考題 編輯miaobiao