數(shù)字電路——分析與設(shè)計(jì) ：第4章 組合邏輯電路1

1、4.3 組合電路邏輯分析組合邏輯電路的分析是以給定的數(shù)字邏輯硬件電路為起點(diǎn)，通過導(dǎo)出描述該電路的布爾表達(dá)式（邏輯表達(dá)式）、真值表、時(shí)序圖或其它描述電路工作行為特性的形式來說明組合數(shù)字電路的邏輯功能。分析組合邏輯電路的目的，就是要獲取對電路的某種描述形式（真值表，邏輯函數(shù)表達(dá)式等）。 組合電路的一般的分析步驟歸納如下： 確定輸入變量（自變量）和輸出變量（函數(shù)）。確定輸出函數(shù)關(guān)于輸入變量的邏輯表達(dá)式。 7/17/20221北京理工大學(xué) 信息科學(xué)學(xué)院組合電路的一般的分析步驟歸納如下（續(xù)）： 化簡變換。由函數(shù)邏輯表達(dá)式列出真值表。按要求畫出給定輸入激勵波形下的輸出波形，說明電路的邏輯功能。真值表是分析

2、（也是設(shè)計(jì)）組合邏輯電路的最基本、最本質(zhì)和最有效的工具。哪一種組合電路的描述形式有可能會被最方便、最快捷地得到，就先導(dǎo)出哪一種描述形式，然后再根據(jù)要求導(dǎo)出其它的電路描述形式。7/17/20222北京理工大學(xué) 信息科學(xué)學(xué)院【例4.11】分析圖示的電路。按給定激勵信號的波形畫出相應(yīng)的輸出波形。（1）寫邏輯表達(dá)式（2）變換7/17/20223北京理工大學(xué) 信息科學(xué)學(xué)院（3）列真值表（4）畫波形圖（5）說明電路的邏輯功能此電路是一個(gè)“異或”電路。7/17/20224北京理工大學(xué) 信息科學(xué)學(xué)院【例4.14】試確定圖示電路輸出函數(shù)的最小項(xiàng)之和式。其中，F(xiàn)A是全加器；S1是多路選擇器MUX選擇端的最高有效位

3、。 寫邏輯表達(dá)式確定輸入變量為A、B、C和D；輸出變量為F。7/17/20225北京理工大學(xué) 信息科學(xué)學(xué)院7/17/20226北京理工大學(xué) 信息科學(xué)學(xué)院7/17/20227北京理工大學(xué) 信息科學(xué)學(xué)院7/17/20228北京理工大學(xué) 信息科學(xué)學(xué)院【例4.15】圖示電路是由5個(gè)半加器HA0HA4所組成的。圖中標(biāo)有問號“？”的輸出端上會出現(xiàn)什么樣的邏輯函數(shù)，用最小項(xiàng)之和式表示。 7/17/20229北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202210北京理工大學(xué) 信息科學(xué)學(xué)院4.4 組合電路邏輯設(shè)計(jì)組合電路的邏輯設(shè)計(jì)（簡稱“設(shè)計(jì)”）是組合電路邏輯分析的逆過程。組合電路的設(shè)計(jì)有時(shí)也叫 “組合邏輯網(wǎng)絡(luò)的綜合

4、”。 用以實(shí)現(xiàn)邏輯函數(shù)布爾表達(dá)式的硬件電路形式大致有如下幾類： 小規(guī)模數(shù)字集成電路，簡稱SSI。中規(guī)模數(shù)字集成電路，簡稱MSI。只讀存儲器ROM。小規(guī)?？删幊踢壿嬈骷?，如：PLA、PAL、GAL等。 7/17/202211北京理工大學(xué) 信息科學(xué)學(xué)院大規(guī)模可編程邏輯器件，目前主要有CPLD（復(fù)雜可編程邏輯器件）和FPGA（現(xiàn)場可編程門陣列）。 7/17/202212北京理工大學(xué) 信息科學(xué)學(xué)院4.4.1用小規(guī)模集成電路(SSI)實(shí)現(xiàn)邏輯函數(shù)1.用SSI實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)電路設(shè)計(jì)的最簡標(biāo)準(zhǔn)是：所用門數(shù)最少；每個(gè)門的輸入端數(shù)最少。這就是所謂的最小化設(shè)計(jì)。 “與或”表達(dá)式，其中包括標(biāo)準(zhǔn)“與或”式最小項(xiàng)之和

5、式。最小項(xiàng)之和式是“與或”表達(dá)式的一種特例； “或與”表達(dá)式，其中包括標(biāo)準(zhǔn)“或與”式最大項(xiàng)之積式。最大項(xiàng)之積式是“或與”表達(dá)式的一種特例； “與非與非”表達(dá)式； “或非或非”表達(dá)式； 7/17/202213北京理工大學(xué) 信息科學(xué)學(xué)院“與或非”表達(dá)式。 2.使用SSI時(shí)的兩個(gè)問題(1)輸入無反變量7/17/202214北京理工大學(xué) 信息科學(xué)學(xué)院把(1)、(2)代入(3)：分別對(1)、(2)、(4)求反：不含反變量不含反變量不含反變量7/17/202215北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202216北京理工大學(xué) 信息科學(xué)學(xué)院(2)多輸出函數(shù)的設(shè)計(jì)這個(gè)問題在2.6.4節(jié)“多輸出函數(shù)的卡諾圖化簡

6、法”里已經(jīng)講過。7/17/202217北京理工大學(xué) 信息科學(xué)學(xué)院4.4.2用中規(guī)模集成電路(MSI)實(shí)現(xiàn)邏輯函數(shù)用MSI實(shí)現(xiàn)組合電路的最佳標(biāo)準(zhǔn)是：所用的MSI組件模塊最少，連線最少。 用以實(shí)現(xiàn)組合邏輯函數(shù)的MSI主要有兩種“譯碼器”和“數(shù)據(jù)選擇器”（MUX）。 這兩種MSI有一個(gè)共同的特點(diǎn)它們都具有最小項(xiàng)發(fā)生器。 7/17/202218北京理工大學(xué) 信息科學(xué)學(xué)院1.用譯碼器實(shí)現(xiàn)邏輯函數(shù)一個(gè)n-2n的譯碼器具有n個(gè)輸入端、2n個(gè)輸出端。當(dāng)n個(gè)輸入變量Xn-1，Xn-2，X1，X0的每一種可能的組合施加于譯碼器的輸入端時(shí)，譯碼器有且僅有一個(gè)輸出端的信號是邏輯“1”，其余輸出端的信號都是邏輯“0”，

7、即： n-2n譯碼器是一個(gè)輸入n變量的最小項(xiàng)發(fā)生器。7/17/202219北京理工大學(xué) 信息科學(xué)學(xué)院另一方面，任何一個(gè)n變量的邏輯函數(shù)，都可以寫成若干個(gè)n變量最小項(xiàng)之和。用一個(gè)n-2n譯碼器再輔以適當(dāng)?shù)倪壿嬮T電路，就可以實(shí)現(xiàn)任何一個(gè)n變量的邏輯函數(shù)。 因?yàn)椋核援?dāng)n-2n譯碼器的輸出是高電平有效時(shí)，用此譯碼器和一個(gè)“或”門就可以實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。 因?yàn)椋核援?dāng)n-2n譯碼器的輸出是低電平有效時(shí)，用此譯碼器和一個(gè)“與非”門就可以實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。 7/17/202220北京理工大學(xué) 信息科學(xué)學(xué)院因?yàn)椋核援?dāng)n-2n譯碼器的輸出是低電平有效時(shí)，用此譯碼器和一個(gè)“與”門就可以

8、實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。 因?yàn)椋核援?dāng)n-2n譯碼器的輸出是高電平有效時(shí)，用此譯碼器和一個(gè)“或非”門就可以實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。 7/17/202221北京理工大學(xué) 信息科學(xué)學(xué)院【例4.16】用譯碼器配合適當(dāng)?shù)倪壿嬮T實(shí)現(xiàn)如下的邏輯函數(shù)： 用一個(gè)輸出為高電平有效的3-8譯碼器與一個(gè)“或”門相配合來實(shí)現(xiàn)邏輯函數(shù)F，即： 7/17/202222北京理工大學(xué) 信息科學(xué)學(xué)院用一個(gè)輸出為低電平有效的3-8譯碼器與一個(gè)“與非”門相配合來實(shí)現(xiàn)邏輯函數(shù)F，即：7/17/202223北京理工大學(xué) 信息科學(xué)學(xué)院用一個(gè)輸出為低電平有效的3-8譯碼器和一個(gè)“與”門相配合來實(shí)現(xiàn)邏輯函數(shù)F，即： 7/17/2

9、02224北京理工大學(xué) 信息科學(xué)學(xué)院用一個(gè)輸出為高電平有效的3-8譯碼器和一個(gè)“或非”門相配合來實(shí)現(xiàn)邏輯函數(shù)F，即： 用譯碼器實(shí)現(xiàn)組合電路時(shí)要選擇最具有成本效率的電路。顯然上例中后兩者最簡單、最易實(shí)現(xiàn)，成本也最低。 7/17/202225北京理工大學(xué) 信息科學(xué)學(xué)院【例4.17】利用一片74LS154和適當(dāng)?shù)倪壿嬮T電路實(shí)現(xiàn)如下的邏輯函數(shù)： 解：7/17/202226北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202227北京理工大學(xué) 信息科學(xué)學(xué)院用一個(gè)n-2n譯碼器和若干個(gè)適當(dāng)?shù)倪壿嬮T電路相配合，可以同時(shí)實(shí)現(xiàn)多個(gè)n變量的邏輯函數(shù)。7/17/202228北京理工大學(xué) 信息科學(xué)學(xué)院2.用多路選擇器（MUX）

10、實(shí)現(xiàn)邏輯函數(shù)mi是由選擇變量Sk-1 Sk-2S1 S0所構(gòu)成的最小項(xiàng)；Di是2k個(gè)數(shù)據(jù)輸入端（取值為“1”或“0”）。 另一方面，一個(gè)具有n個(gè)邏輯變量的函數(shù)F，其最小項(xiàng)之和式為： mi是由函數(shù)自變量Xn-1 Xn-2X1 X0所構(gòu)成的最小項(xiàng)；ai是最小項(xiàng)的系數(shù)（取值為“1”或“0”）。7/17/202229北京理工大學(xué) 信息科學(xué)學(xué)院2k-1MUX實(shí)際上是一個(gè)含有可被“使能”的k變量的最小項(xiàng)發(fā)生器。比較(1)式和(2)式,若令n = k,Si = Xi，Di = ai，則(1)式與(2)式等效。 用MUX的選擇變量Sk-1 Sk-2S1 S0（選擇碼）去產(chǎn)生函數(shù)的最小項(xiàng)，而用MUX的數(shù)據(jù)輸入D

11、i去“使能”所要實(shí)現(xiàn)的邏輯函數(shù)最小項(xiàng)之和式中所含有的最小項(xiàng)。這就是用MUX實(shí)現(xiàn)邏輯函數(shù)的基本原理。7/17/202230北京理工大學(xué) 信息科學(xué)學(xué)院【例4.19】用一片74LS151實(shí)現(xiàn)如下的邏輯函數(shù) 7/17/202231北京理工大學(xué) 信息科學(xué)學(xué)院 n k的情況：函數(shù)最小項(xiàng)的總個(gè)數(shù)少于MUX數(shù)據(jù)輸入端的個(gè)數(shù)。這時(shí)，要將多余的MUX數(shù)據(jù)輸入端和選擇控制變量輸入端作邏輯上的處理，即：按需要接“1”或接“0”。 【例4.20】用74LS151實(shí)現(xiàn)兩變量X1和X0的“異或”函數(shù)F和“同或”函數(shù)G。 F(X1, X0) = X1X0G(X1, X0) =XX07/17/202232北京理工大學(xué) 信息科學(xué)

12、學(xué)院當(dāng)n k的情況：函數(shù)最小項(xiàng)的總個(gè)數(shù)大于MUX數(shù)據(jù)輸入端的個(gè)數(shù)，即：函數(shù)自變量的個(gè)數(shù)要多于MUX的選擇控制變量的個(gè)數(shù)。這時(shí)應(yīng)該采用變量分離法來實(shí)現(xiàn)邏輯函數(shù)。所謂變量分離法，就是從函數(shù)的n個(gè)自變量中選取k個(gè)變量作為MUX的選擇控制變量（接到選擇控制輸入端上），而剩下的(n-k)個(gè)自變量叫做“引入變量”，將這些引入變量構(gòu)成所謂的“余函數(shù)”fi，再將這些 fi接到MUX相應(yīng)的數(shù)據(jù)輸入端Di上。7/17/202235北京理工大學(xué) 信息科學(xué)學(xué)院【例4.21】用4-1MUX實(shí)現(xiàn)邏輯函數(shù)F(A,B,C)F(A,B,C)7/17/202236北京理工大學(xué) 信息科學(xué)學(xué)院【例4.21】用4-1MUX實(shí)現(xiàn)邏輯函數(shù)

13、F(A,B,C)F(A,B,C)7/17/202237北京理工大學(xué) 信息科學(xué)學(xué)院F(A,B,C)在所有自變量的反變量都存在的前提下，一個(gè)具有k個(gè)選擇輸入端的2k1 MUX，不用附加任何門電路，就可以實(shí)現(xiàn)變量為n k+1的邏輯函數(shù)。7/17/202238北京理工大學(xué) 信息科學(xué)學(xué)院【例4.22】試用此4-1MUX實(shí)現(xiàn)邏輯函數(shù)F(A,B,C,D)以A、B作為MUX的選擇控制變量，則余函數(shù)為fi(C,D) （i=03）。F(A,B,C,D)相應(yīng)的余函數(shù)為： f0(C,D)= ；f1(C,D)= ；f2(C,D)= ；f3(C,D)= 7/17/202239北京理工大學(xué) 信息科學(xué)學(xué)院以B、D作為MUX的

14、選擇控制變量，則余函數(shù)為fi(A,C)（i=03）。 F(A,B,C,D)相應(yīng)的余函數(shù)為： f0(A,C)= ；f1(A,C)=0；f2(A,C)=1；f3(A,C)=C 7/17/202240北京理工大學(xué) 信息科學(xué)學(xué)院f0(C,D)= ；f1(C,D)= ；f2(C,D)= ；f3(C,D)= f0(A,C)= ；f1(A,C)=0；f2(A,C)=1；f3(A,C)=C 比較兩組余函數(shù)，顯然后一組余函數(shù)比前一組余函數(shù)更簡單。 7/17/202241北京理工大學(xué) 信息科學(xué)學(xué)院【例4.23】續(xù)例4.22。用卡諾圖法確定充當(dāng)MUX選擇變量的函數(shù)自變量，以使得所產(chǎn)生的余函數(shù)相對最為簡單。f0(C,

15、D)=f2(C,D)=f1(C,D)=f3(C,D)=f0(A,B)=f2(A,B)=1f1(A,B)=0f3(A,B)=Bf0(A,C)=f2(A,C)=1f1(A,C)=0f3(A,C)=C7/17/202242北京理工大學(xué) 信息科學(xué)學(xué)院卡諾圈總數(shù)越少、且每個(gè)卡諾圈所圍的小格越多，則所產(chǎn)生的余函數(shù)越簡單。 用C、D或B、D作選擇變量比用A、B作選擇變量所產(chǎn)生的余函數(shù)要簡單。7/17/202243北京理工大學(xué) 信息科學(xué)學(xué)院4.4.3一般設(shè)計(jì)步驟和設(shè)計(jì)舉例1.一般設(shè)計(jì)步驟邏輯抽象：確定電路的輸入、輸出變量(函數(shù))，為每個(gè)變量的兩種狀態(tài)規(guī)定邏輯“1”和邏輯“0”。列真值表：按照實(shí)際問題的要求確定

16、輸入、輸出變量間的邏輯關(guān)系，依據(jù)這種關(guān)系，用邏輯“1”和邏輯“0”填寫真值表。 7/17/202244北京理工大學(xué) 信息科學(xué)學(xué)院簡化變換：用代數(shù)法或K圖法化簡真值表所描述的邏輯函數(shù)，化簡時(shí)要充分利用“約束條件”。根據(jù)要求實(shí)現(xiàn)邏輯函數(shù)的形式(如SSI、譯碼器、MUX等)，把函數(shù)的邏輯表達(dá)式變換成所需要的“最簡”形式。 畫邏輯圖：根據(jù)最后得到的邏輯函數(shù)表達(dá)式，畫出相應(yīng)的邏輯電路圖。 7/17/202245北京理工大學(xué) 信息科學(xué)學(xué)院設(shè)計(jì)一位二進(jìn)制數(shù)全減器。分別用SSI的“與非”門，3-8譯碼器和雙4-1MUX實(shí)現(xiàn)之。 【例4.26】確定輸入、輸出變量輸入變量為：“被減數(shù)”A，“減數(shù)”B，“借位輸入”

17、（下一位對本位的借位）Cin。輸出函數(shù)為：“差”D，“借位輸出”（本位對上一位的借位）Cout。列真值表根據(jù)一位二進(jìn)制數(shù)的減法原則，列出反應(yīng)輸入、輸出變量邏輯關(guān)系的真值表，如右表所示。 7/17/202246北京理工大學(xué) 信息科學(xué)學(xué)院【例4.26】設(shè)計(jì)一位二進(jìn)制數(shù)全減器。分別用SSI的“與非”門，3-8譯碼器和雙4-1MUX實(shí)現(xiàn)之。 確定輸入、輸出變量輸入變量為：“被減數(shù)”A，“減數(shù)”B，“借位輸入”（下一位對本位的借位）Cin。輸出函數(shù)為：“差”D，“借位輸出”（本位對上一位的借位）Cout。列真值表根據(jù)一位二進(jìn)制數(shù)的減法原則，列出反應(yīng)輸入、輸出變量邏輯關(guān)系的真值表，如右表所示。 7/17/

18、202247北京理工大學(xué) 信息科學(xué)學(xué)院寫出標(biāo)準(zhǔn)表達(dá)式根據(jù)真值表，寫出輸出函數(shù)D和Cout的最小項(xiàng)之和式： 根據(jù)輸出函數(shù)D和Cout的最小項(xiàng)之和式，畫出用3-8譯碼器實(shí)現(xiàn)的全減器邏輯圖（“C ”是最高有效位）。7/17/202248北京理工大學(xué) 信息科學(xué)學(xué)院畫邏輯圖根據(jù)真值表，寫出輸出函數(shù)D和Cout的最小項(xiàng)之和式： 根據(jù)輸出函數(shù)D和Cout的最小項(xiàng)之和式，畫出用3-8譯碼器實(shí)現(xiàn)的全減器邏輯圖（“C ”是最高有效位）。7/17/202249北京理工大學(xué) 信息科學(xué)學(xué)院化成相應(yīng)形式的表達(dá)式根據(jù)輸出函數(shù)D和Cout的最小項(xiàng)之和式畫出K圖如下： 令B、Cin為MUX選擇變量，即S1S0=BCin，則D的

19、余函數(shù)為： f0(A)= A；f1(A)= ；f2(A)= ；f3(A)= A 同時(shí)Cout的余函數(shù)為：f0(A)=0；f1(A)= ；f2(A)= ；f3(A)=1 7/17/202250北京理工大學(xué) 信息科學(xué)學(xué)院畫邏輯圖令B、Cin為MUX選擇變量，即S1S0=BCin，則D的余函數(shù)為： f0(A)= A；f1(A)= ；f2(A)= ；f3(A)= A 同時(shí)Cout的余函數(shù)為：f0(A)=0；f1(A)= ；f2(A)= ；f3(A)=1 7/17/202251北京理工大學(xué) 信息科學(xué)學(xué)院化簡在D和Cout的K圖上圈組合并如下： 7/17/202252北京理工大學(xué) 信息科學(xué)學(xué)院畫邏輯圖7/

20、17/202253北京理工大學(xué) 信息科學(xué)學(xué)院【例4.29】【例4.29】對某項(xiàng)議案進(jìn)行表決，以決定其是否通過的方式有以下幾種：簡單多數(shù)即為通過；三分之二以上才算通過；全體同意方能通過，即所謂的一票否決制。假設(shè)有5個(gè)人進(jìn)行表決，試設(shè)計(jì)一個(gè)邏輯判斷電路，以實(shí)現(xiàn)這三種表決方式。請選用較經(jīng)濟(jì)的邏輯部件實(shí)現(xiàn)此電路。確定輸入、輸出變量輸入變量：設(shè)定A、B、C、D、E作為輸入變量以代表這5個(gè)人，變量取“1”表示“同意”；變量取“0”表示“不同意”。另加兩個(gè)輸入變量X1、X0作為選擇3種“通過方式”的控制輸入變量。對于變量X1、X0作如下規(guī)定： 7/17/202254北京理工大學(xué) 信息科學(xué)學(xué)院列真值表根據(jù)對輸

21、入變量和輸出函數(shù)的規(guī)定，按照題意要求，列出反映輸入、輸出變量關(guān)系的真值表。這里是以變量X1、X0的取值組合為基準(zhǔn)將真值表分成4個(gè)部分，以代表不同的表決通過方式。 輸出函數(shù)：表決結(jié)果用F表示。F = 1，表示議案“通過”；F = 0，表示議案“被否決”。 X1X0=00，代表“簡單多數(shù)通過”方式；X1X0=01，代表“三分之二以上多數(shù)通過”方式；X1X0=10，代表“全體同意通過”方式；X1X0=11，不代表任何方式。 7/17/202255北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202256北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202257北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202258北京理工大學(xué)

22、 信息科學(xué)學(xué)院寫總表達(dá)式7/17/202259北京理工大學(xué) 信息科學(xué)學(xué)院化簡表達(dá)式對表達(dá)式的化簡，應(yīng)根據(jù)所選用邏輯部件的需要而定?，F(xiàn)決定用8-1 MUX配合若干SSI來實(shí)現(xiàn)此邏輯函數(shù)F。因此，要確定三個(gè)變量作為8-1 MUX的選擇控制變量。為了利用約束項(xiàng)化簡邏輯函數(shù)，選擇C、D、E作為8-1 MUX的選擇控制變量，即令：S2S1S0=CDE。 選擇C、D、E作為8-1 MUX的選擇控制變量，將使最后的硬件實(shí)現(xiàn)簡單、化一。于是就有8個(gè)以X1、X0、A、B為引入變量的余函數(shù)：f0 (X1, X0, A, B), f1 (X1, X0, A, B), f2 (X1, X0, A, B), f3 (X

23、1, X0, A, B),f4 (X1, X0, A, B), f5 (X1, X0, A, B), f6 (X1, X0, A, B), f7 (X1, X0, A, B)。7/17/202260北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202261北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202262北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202263北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202264北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202265北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202266北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202267北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202268北京理工大學(xué) 信息

24、科學(xué)學(xué)院7/17/202269北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202270北京理工大學(xué) 信息科學(xué)學(xué)院7/17/202271北京理工大學(xué) 信息科學(xué)學(xué)院f0 (X1, X0, A, B)=0；f1 (X1, X0, A, B)= f2 (X1, X0, A, B)= f4 (X1, X0, A, B)7/17/202272北京理工大學(xué) 信息科學(xué)學(xué)院f3 (X1, X0, A, B)= f5 (X1, X0, A, B)= f6 (X1, X0, A, B) f7 (X1, X0, A, B)7/17/202273北京理工大學(xué) 信息科學(xué)學(xué)院畫出邏輯圖f0 (X1, X0, A, B)=0；f1

25、(X1, X0, A, B) = f2 = f4f3 (X1, X0, A, B) = f5 = f6 f7 (X1, X0, A, B)整個(gè)邏輯電路所用到的集成電路芯片如下：“四2輸入或非門”74LS02一片(SSI);“四2輸入與門”74LS08兩片(SSI)；“四2輸入或門”74LS32一片(SSI)；“8-1 MUX”74LS151一片(MSI)。7/17/202274北京理工大學(xué) 信息科學(xué)學(xué)院作業(yè)2：4-15的(a)、(b)，4-16，4-19，4-21，4-22的(1)，4-24的(1)、(2)，4-377/17/202275北京理工大學(xué) 信息科學(xué)學(xué)院4.5 組合邏輯電路中的競爭與冒險(xiǎn)現(xiàn)象4.5.1競爭與冒險(xiǎn)現(xiàn)象及其成因7/17/202276北京理工大學(xué) 信息科學(xué)學(xué)院這種由于輸入信號沿不同路徑傳輸，而后到達(dá)電路中某一會合點(diǎn)的時(shí)間先后不一的現(xiàn)象被稱為競爭。 ，當(dāng) A = B = 1時(shí)，這種由于競爭而導(dǎo)致邏輯電路瞬時(shí)出現(xiàn)錯(cuò)誤輸出（“毛刺”）的現(xiàn)象被稱為冒險(xiǎn)。7/17/202277北京理工大學(xué) 信息科學(xué)學(xué)院4.5.2冒險(xiǎn)現(xiàn)象的類型及識別競爭是經(jīng)常發(fā)生的，但不一定都會產(chǎn)生“毛刺”。但是一旦出現(xiàn)“毛刺”