DDR3工作原理教學(xué)提綱

1、Good is good, but better carries it.精益求精，善益求善。DDR3工作原理-DDR3工作原理介紹【摘要】隨著微電子技術(shù)的不斷進(jìn)步，以DDR為基礎(chǔ)的DRAM芯片不斷的發(fā)展，現(xiàn)在已經(jīng)發(fā)到了第三代DDR，即DDR3，由于前兩代DDR3的相繼停產(chǎn)，新一代DDR已經(jīng)成為了市場的主流應(yīng)用產(chǎn)品。目前北京波分設(shè)計開發(fā)部，對DDR3使用比較少，缺少足夠的技術(shù)積累。本文對DDR3的工作原理進(jìn)行了詳細(xì)介紹，同時對其專用名詞進(jìn)行了相應(yīng)的解釋，對于以后研發(fā)人員使用DDR3有很好的指導(dǎo)意義?！娟P(guān)鍵詞】DDR3一、問題的提出波分單板中的NCP和支持FC業(yè)務(wù)的業(yè)務(wù)板，對于DRAM存儲器的需求

2、是一直存在的，隨著今后計算容量逐漸增大，NCP系列單板需要足夠容量的DRAM芯片對CPU運(yùn)算的支持；而支持FC的業(yè)務(wù)單板，則需要DRAM芯片對其拉遠(yuǎn)進(jìn)行支持。而前兩帶DDR的相繼淘汰和停產(chǎn)，處于成本等考慮導(dǎo)致我們現(xiàn)在必須使用DDR3芯片完成上述的功能。但是，目前DDR3的使用比較少，使得我們在使用DDR3芯片的時候，遇到的困難比較多。其相對復(fù)雜的時序和較多的專用英文名詞經(jīng)常讓新手摸不到頭腦，因此需要我們對其名詞和基本的時序很好的理解，對以后的開發(fā)應(yīng)用有很大的幫助。二、解決思路1、DDR3主要名詞解釋DDR3的工作原理框圖如下所示，為了清除的描述芯片正常的工作流程，需要對功能框圖中的一些專用詞匯

3、進(jìn)行解讀，否則無法很清楚了了解各個過程。圖一DDR3工作原理示意圖Poweron:上電ResetProcedure:復(fù)位過程Initialization:初始化ZQCL:上電初始化后，用完成校準(zhǔn)ZQ電阻。ZQCL會觸發(fā)DRAM內(nèi)部的校準(zhǔn)引擎，一旦校準(zhǔn)完成，校準(zhǔn)后的值會傳遞到DRAM的IO管腳上，并反映為輸出驅(qū)動和ODT阻值。ZQCS:周期性的校準(zhǔn)，能夠跟隨電壓和溫度的變化而變化。校準(zhǔn)需要更短的時間窗口，一次校準(zhǔn)，可以有效的糾正最小0.5%的RON和RTT電阻。Al：Additivelatency.是用來在總線上保持命令或者數(shù)據(jù)的有效時間。在ddr3允許直接操作讀和寫的操作過程中，AL是總線上的

4、數(shù)據(jù)出現(xiàn)到進(jìn)入器件內(nèi)部的時間。下圖為DDR3標(biāo)準(zhǔn)所支持的時間操作。圖2DDR3支持的AL設(shè)置WriteLeveling:為了得到更好的信號完整性，DDR3存儲模塊采取了FLY_BY的拓?fù)浣Y(jié)構(gòu)，來處理命令、地址、控制信號和時鐘。FLY_BY的拓?fù)浣Y(jié)構(gòu)可以有效的減少stub的數(shù)量和他們的長度，但是卻會導(dǎo)致時鐘和strobe信號在每個芯片上的flighttimeskew,這使得控制器（FPGA或者CPU）很難以保持Tdqss,tdss和tdsh這些時序。這樣，ddr3支持writeleveling這樣一個特性，來允許控制器來補(bǔ)償傾斜（flighttimeskew）。存儲器控制器能夠用該特性和從DDR

5、3反饋的數(shù)據(jù)調(diào)成DQS和CK之間的關(guān)系。在這種調(diào)整中，存儲器控制器可以對DQS信號可調(diào)整的延時，來與時鐘信號的上升邊沿對齊?？刂破鞑煌QS進(jìn)行延時，直到發(fā)現(xiàn)從0到1之間的跳變出現(xiàn)，然后DQS的延時通過這樣的方式被建立起來了，由此可以保證tDQSS。圖3WriteLeveling的調(diào)整示意圖MRS:MODERegisterSet,模式寄存器設(shè)置。為了應(yīng)用的靈活性，不同的功能、特征和模式等在四個在DDR3芯片上的ModeRegister中，通過編程來實(shí)現(xiàn)。模式寄存器MR沒有缺省值，因此模式寄存器MR必須在上電或者復(fù)位后被完全初始化，這樣才能使得DDR可以正常工作。正常工作模式下，MR也可以被重

6、新寫入。模式寄存器的設(shè)置命令周期，tMRD兩次操作的最小時間，其具體時序圖，如下圖所示。模式寄存器，分為MR0、MR1、MR2和MR4。MR0用來存儲DDR3的不同操作模式的數(shù)據(jù)：包括突發(fā)長度、讀取突發(fā)種類、CAS長度、測試模式、DLL復(fù)位等。MR1用來存儲是否使能DLL、輸出驅(qū)動長度、Rtt_Nom、額外長度、寫電平使能等。MR2用來存儲控制更新的特性，Rtt_WR阻抗，和CAS寫長度。MR3用來控制MPR。圖4tMRD的時序示意MPR:Multi-purposeregister.多用途寄存器。MPR的功能是讀出一個預(yù)先設(shè)定的系統(tǒng)時序校準(zhǔn)比特序列。為了使能MPR功能，需要在MRS的寄存器MR

7、3的A2位寫1，并且在此之前需要將ddr3的所有bank處于idle狀態(tài)；一旦MPR被使能后，任何RD和RDA的命令都會被引入到MPR寄存器中，當(dāng)MPR寄存器被使能后，除非MPR被禁止（MR3的A2=0），否則就只有RD和RDA被允許。在MPR被使能的時候，RESET功能是被允許的。PrechargePowerDown:bank在in-progress命令后關(guān)閉ActivePowerDown:bank在in-progress命令后依然打開Idle：所有的bank必須預(yù)先充電，所有時序滿足，DRAM的ODT電阻，RTT必須為高阻。CWL:CASwritelatency.以時鐘周期為單位，在內(nèi)部寫

8、命令和第一位輸入數(shù)據(jù)的時間延時，該單位始終為整數(shù)。在操作過程中，所有的寫延時WL被定義為AL（AdditiveLatency）+CWL。Rtt:DynamicODT.DDR3引入的新特性。在特定的應(yīng)用環(huán)境下為了更好的在數(shù)據(jù)總線上改善信號完整性，不需要特定的MRS命令即可以改變終結(jié)強(qiáng)度（或者稱為終端匹配）。在MR2中的A9和A10位設(shè)置了Rtt_WR。Ddr3中，有兩種RTT值是可以選擇的，一種是RTT_Nom,另一種是RTT_WR;Rtt_Nom是在沒有寫命令的時候被選擇的，當(dāng)有了寫命令后，ODT就會變成Rtt_wr，當(dāng)寫命令結(jié)束后，又會回到Rtt_nom。也就是說，RTT在ODT使能后，出現(xiàn)

9、，當(dāng)總線上沒有數(shù)據(jù)的時候，采用的RTT值為RTT_nom;而當(dāng)總線上有了數(shù)據(jù)后，要求此時的ODT的值為Rtt_wr。具體的DDR3的ODT產(chǎn)生時序見圖2。當(dāng)ODT被使能后，必須要保持高電平ODTH4個時鐘周期才可以有效；如果寫命令被放入寄存器并且ODT是高，那么ODT必須保持ODTH4或者ODTH8，這樣ODT才可以有效。圖5ODT的示意圖圖6兩種ODT的產(chǎn)生和作用時間2、工作原理在描述了上述的一些基本概念后，就可以對圖1中的DDR3工作原理進(jìn)行基本的描述了理解了。首先，芯片進(jìn)入上電，在上電最小為200us的平穩(wěn)電平后，等待500usCKE使能，在這段時間芯片內(nèi)部開始狀態(tài)初始化，該過程與外部時

10、鐘無關(guān)。在時鐘使能信號前（cke），必須保持最小10ns或者5個時鐘周期，除此之外，還需要一個NOP命令或者Deselect命令出現(xiàn)在CKE的前面。然后DDR3開始了ODT的過程，在復(fù)位和CKE有效之前，ODT始終為高阻。在CKE為高后，等待tXPR(最小復(fù)位CKE時間)，然后開始從MRS中讀取模式寄存器。然后加載MR2、MR3的寄存器，來配置應(yīng)用設(shè)置；然后使能DLL，并且對DLL復(fù)位。接著便是啟動ZQCL命令，來開始ZQ校準(zhǔn)過程。等待校準(zhǔn)結(jié)束后，DDR3就進(jìn)入了可以正常操作的狀態(tài)。對于基本的配置過程，現(xiàn)在就可以結(jié)束了。下面，結(jié)合CH1的控制器FPGA,說明對DDR3相關(guān)的配置。三、實(shí)踐情況經(jīng)

11、過上面對DDR3的基本工作方式的研究后，就可以對DDR3進(jìn)行一些基本的配置了。CH1單板使用的是Altera的FPGA，需要用quartus29.1中的MagaWizardPlug_INManager對DDR3SDRAMHighPerformanceController對參數(shù)進(jìn)行設(shè)置。首先選擇控制器件和PLL時鐘以及存儲器時鐘，并正確選擇存儲器類型，此處說明下，存儲器類型并不是十分嚴(yán)格，只要器件的時序滿足要求即可。然后，正確選擇拓?fù)浣Y(jié)構(gòu)，由于采用fly_by模式，因此時鐘以及片選都是一對。然后，按照芯片手冊的容忍范圍選擇各種關(guān)鍵參數(shù)，一般測試中會選用時序要求比較寬松的參數(shù)。此時ODT可以為非使能，其他的時序參數(shù)，按