VHDL電路設(shè)計(jì)-論文

1、-. z摘 要隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷開展，在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中EDA技術(shù)的含量正以驚人的速度上升；電子類的高新技術(shù)工程的開發(fā)也逾益依賴于EDA技術(shù)的應(yīng)用。即使是普通的電子產(chǎn)品的開發(fā)EDA技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破從而使產(chǎn)品的開發(fā)周期大為收縮、性能價(jià)格比大幅提高。不言而喻EDA技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成局部。100Hz頻率計(jì)數(shù)器的主要功能是在一定時(shí)間對頻率的計(jì)算。在數(shù)字系統(tǒng)中，計(jì)數(shù)器可以統(tǒng)計(jì)輸入脈沖的個數(shù)，實(shí)現(xiàn)計(jì)時(shí)、計(jì)數(shù)、分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和序列脈沖。而本篇論文主要介紹了頻

2、率計(jì)數(shù)器的實(shí)現(xiàn):系統(tǒng)以MA*+PULSLL II為開發(fā)環(huán)境，通過VHDL語言作為硬件描述語言實(shí)現(xiàn)對電路構(gòu)造的描述。在VHDL語言中采用了一系列的語句,例如:if 語句、case語句、loop語句等。這些語句對程序中的輸入輸出端口進(jìn)展了解釋,并給出實(shí)現(xiàn)代碼和仿真波形。相關(guān)的一些關(guān)鍵詞： 100Hz；分頻；計(jì)數(shù)；MA*+PULSLL II； VHDL； 編譯；仿真等。前 言VHDL是超高速集成電路硬件描述語言Very High Speed Integrated Circuit Hardware Description Language的縮寫在美國國防部的支持下于1985年正式推出是目前標(biāo)準(zhǔn)化程度最

3、高的硬件描述語言。IEEEThe Institute of Electrical and Electronics Engineers于1987年將VHDL采納為IEEE1076標(biāo)準(zhǔn)。它經(jīng)過十幾年的開展、應(yīng)用和完善以其強(qiáng)大的系統(tǒng)描述能力、規(guī)的程序設(shè)計(jì)構(gòu)造、靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段在電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的承受成為現(xiàn)代EDA領(lǐng)域的首選硬件描述語言。目前流行的EDA工具軟件全部支持VHDL它在EDA領(lǐng)域的學(xué)術(shù)交流、電子設(shè)計(jì)的存檔、專用集成電路ASIC設(shè)計(jì)等方面擔(dān)任著不可缺少的角色。數(shù)字頻率計(jì)是數(shù)字電路中的一個典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比擬復(fù)雜，而且會產(chǎn)生

4、比擬大的延時(shí)，造成測量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件CPLD的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL語言。將使整個系統(tǒng)大大簡化。提高整體的性能和可靠性。本文用VHDL在CPLD器件上實(shí)現(xiàn)一種2b數(shù)字頻率計(jì)測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進(jìn)展測量。具有體積小、可靠性高、功耗低的特點(diǎn)。 閏土機(jī)械外文翻譯成品TB店 目 錄摘要1前言2目錄3第一章 設(shè)計(jì)目的51.1設(shè)計(jì)要求51.2設(shè)計(jì)意義5第二章 設(shè)計(jì)方案6第三章 產(chǎn)生子模塊7 3.1分頻模塊7 3.2分頻模塊源代碼8 3.3 仿真及波形圖 9第四章

5、計(jì)數(shù)模塊9 4.1計(jì)數(shù)模塊分析94.2計(jì)數(shù)模塊源代碼10 4.3計(jì)數(shù)模塊的仿真及波形圖 12第五章顯示模塊125.1 七段數(shù)碼管的描述13 5.2 八進(jìn)制計(jì)數(shù)器count8的描述14 5.3 七段顯示譯碼電路的描述155.4計(jì)數(shù)位選擇電路的描述16 5.5總體功能描述18 5.6顯示模塊的仿真及波形圖 19第六章頂層文件20 6.1 頂層文件設(shè)計(jì)源程序20 6.2頂層文件的仿真及波形圖21結(jié)語22參考文獻(xiàn)23致2425 第一章 設(shè)計(jì)目的1.1 設(shè)計(jì)要求 a.獲得穩(wěn)定100Hz頻率 b.用數(shù)碼管的顯示 c.用VHDL寫出設(shè)計(jì)整個程序1.2 設(shè)計(jì)意義 a.進(jìn)一步學(xué)習(xí)VHDL硬件描述語言的編程方法和

6、步驟。 b.運(yùn)用VHDL硬件描述語言實(shí)現(xiàn)對電子元器件的功能控制 c.熟悉并掌握元件例化語句的使用方法 d.熟悉數(shù)字式頻率的根本工作原理。 e.熟悉數(shù)字頻率計(jì)中計(jì)數(shù)顯示設(shè)計(jì) f.熟悉掌握MA*+PLUS軟件的根本使用方法。第二章 設(shè)計(jì)方案此系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的1 Hz的輸入信號，信號的變換，產(chǎn)生計(jì)數(shù)信號，被測信號通過信號整形電路產(chǎn)生同頻率的矩形波，送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對輸入的矩形波進(jìn)展計(jì)數(shù)，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果。在這個100HZ頻

7、率計(jì)的設(shè)計(jì)中一共分為3大模塊：產(chǎn)生子模塊、計(jì)數(shù)模塊、顯示模塊。產(chǎn)生子模塊是為此100赫茲頻率計(jì)提供1Hz的時(shí)鐘脈沖信號，為了實(shí)現(xiàn)嚴(yán)格的同步，在這個模塊中采用了同步計(jì)數(shù)電路。計(jì)數(shù)模塊是實(shí)現(xiàn)從0到99的計(jì)數(shù)。顯示模塊是將計(jì)數(shù)模塊程序中產(chǎn)生的數(shù)值通過2個七段數(shù)碼管表達(dá)出來，使大家對此頻率計(jì)有一個更直觀的認(rèn)識。此100HZ頻率計(jì)的設(shè)計(jì)中，這3個大的模塊是核心局部，這個3個大的模塊會在后面的分析設(shè)計(jì)中給出詳細(xì)的介紹。頻率計(jì)的工作原理是通過在一定時(shí)間對外部信號進(jìn)展計(jì)數(shù),計(jì)數(shù)值與時(shí)間的比值，從而得到輸入信號的頻率，通過二個數(shù)碼管作為頻率值的輸出。對系統(tǒng)進(jìn)展分析后，確定采用模塊設(shè)計(jì)，根本框架圖如CLK計(jì)數(shù)系統(tǒng)

8、顯示系統(tǒng)圖1第三章 產(chǎn)生子模塊3.1 分頻模塊 分頻模塊的功能是將輸入的外部信號clk進(jìn)展分頻,分頻成計(jì)數(shù)器所需要的計(jì)數(shù)信號, 使計(jì)數(shù)器在計(jì)數(shù)信號有效的時(shí)間對外部信號進(jìn)展計(jì)數(shù)。根據(jù)頻率計(jì)測量的圍，確定了分頻至1Hz，從而得到頻率值.圖2555定時(shí)器(如圖2)是一種模擬電路與數(shù)字電路相結(jié)合的中規(guī)模集成電路，它在信號產(chǎn)生、整形、延時(shí)定時(shí)、控制等方面獲得了廣泛的應(yīng)用。雖說555定時(shí)器應(yīng)用領(lǐng)域十分廣泛，但其電路構(gòu)造歸納起來有三種根本形式，即多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器由于雙極型555和CMOS型555的制作工藝和流程不同，生產(chǎn)出的555集成電路的性能指標(biāo)是有差異的。CMOS型555的功耗僅為

9、雙極型的幾十分之一，靜態(tài)電流僅為300uA左右，為微功耗電路。CMOS型555的輸出脈沖的上升沿和下降沿比雙極型的要陡，轉(zhuǎn)換時(shí)間短。CMOS型555的在傳輸過度時(shí)間里產(chǎn)生的尖峰電流小，僅為2-3mA，而雙極型555的尖峰電流高達(dá)300-400mA。3.2分頻程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clk_div1000 ISPORT(clk:IN STD_LOGIC; clk_div:out STD_LOGIC);END clk_div1000;ARCHITECTU

10、RE rt1 OF clk_div1000 ISSIGNAL q_tmp:integer range 0 to 999;BEGINprocess(clk)beginIF(clkevent and clk=1)then if(q_tmp=999)then q_tmp=0; else q_tmp=q_tmp+1; end if;end if;end process;process(clk)beginIF(clkevent and clk=1)then if(q_tmp=999)then clk_div=1; else clk_div=0; end if;end if;end process;end

11、 rt1;在程序3.2中我們將外部信號clk進(jìn)展10次分頻輸入信號為clk,輸出信號為clk_div.3.3 仿真及波形圖圖3圖4圖4第四章 計(jì)數(shù)模塊4.1計(jì)數(shù)模塊分析經(jīng)分析可知，此頻率計(jì)計(jì)數(shù)模塊分為2個子模塊，即個位顯示模塊、十位顯示模塊。詳細(xì)分析如下：計(jì)數(shù)模塊的個位可以用1個十進(jìn)制計(jì)數(shù)器表示。計(jì)數(shù)模塊的十位可以用1個十進(jìn)制計(jì)數(shù)器表示。頻率計(jì)的計(jì)數(shù)模塊主要來實(shí)現(xiàn)頻率計(jì)數(shù)器部的計(jì)數(shù)功能,計(jì)數(shù)器的部計(jì)數(shù)信號clk和頻率計(jì)數(shù)器的使能信號enable. 頻率計(jì)數(shù)器的計(jì)數(shù)模塊的輸出信號就是個位sec,十位sec10電路圖如下：圖5十進(jìn)制計(jì)數(shù)器,它的輸入端口主要包括使能端口enable計(jì)數(shù)輸入端口clk

12、, 輸出端口主要包括計(jì)數(shù)輸出端口q和進(jìn)位輸出端口cout.4.2計(jì)數(shù)模塊的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT( enable:IN STD_LOGIC; clk:IN STD_LOGIC; cout:out STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END count10;ARCHITECTURE rt1 OF count10 ISSIGNAL q_tmp:STD_LOGIC_VEC

13、TOR(3 DOWNTO 0);BEGINprocess(clk)beginIF(clkevent and clk=1)then if(enable=1)then if(q_tmp=1001)then q_tmp=0000; else q_tmp=q_tmp+1; end if; end if;end if;q=q_tmp;end process;cout=1when q_tmp=1001and enable=1 else0;-cout=1when q_tmp=1001 else0;end rt1;描述了上述的十進(jìn)制計(jì)數(shù)器后,我們就可以根據(jù)圖三所示的構(gòu)造框圖來進(jìn)展頻率計(jì)數(shù)器計(jì)數(shù)模塊的VHDL描

14、述了.在頻率計(jì)數(shù)器計(jì)數(shù)模塊的VHDL描述中,我們引用元件的形式調(diào)用上面描述的十進(jìn)制計(jì)數(shù)器.從而得到頻率計(jì)數(shù)器的計(jì)數(shù)功能,程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY time_counter ISPORT( enable:IN STD_LOGIC; clk0:IN STD_LOGIC; sec10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); sec:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END time_counter;ARCHITECTURE rt1 OF time_counter

15、 ISPONENT count10PORT( enable:IN STD_LOGIC; clk:IN STD_LOGIC; cout:out STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);end PONENT;SIGNAL co1,co2:STD_LOGIC;BEGINU1:count10 PORT MAP(enable,clk0,co1,sec);U2:count10 PORT MAP(co1,clk0,co2,sec10);end rt1;4.3計(jì)數(shù)模塊的仿真及波形圖圖6圖7第五章 顯示模塊有了計(jì)數(shù)模塊還不能滿足設(shè)計(jì)的要求，任何一個設(shè)計(jì)都是需要

16、一定的硬件設(shè)備來表達(dá)。否則，只有一個理論的程序是缺乏以來證明一個設(shè)計(jì)的完整性。在參考一些資料和根據(jù)實(shí)驗(yàn)提供的條件，我在這個設(shè)計(jì)中采用2個七段數(shù)碼管來對這個頻率計(jì)進(jìn)展實(shí)際的表達(dá)。頻率計(jì)數(shù)器要將計(jì)數(shù)的結(jié)果顯示出來,就必需設(shè)計(jì)一個計(jì)數(shù)顯示模塊來完成該顯示功能.頻頻計(jì)數(shù)器的顯示模塊的輸入信號主要來自于頻頻計(jì)數(shù)器計(jì)數(shù)模塊的計(jì)數(shù)信息,它的輸出信號是choose和segment,以用來驅(qū)動計(jì)數(shù)顯示的8個LED七段顯示數(shù)碼管,在輸出信號中,為了節(jié)省資源,我們采用循環(huán)點(diǎn)亮LED七段顯示數(shù)碼管的方法來顯示頻率計(jì)數(shù)器的計(jì)數(shù)輸出.我們通過信號choose(7downto0)來進(jìn)展8個LED七段顯示數(shù)碼管的選擇,從而將

17、輸出信號segment(6downto0)送到相應(yīng)的LED七段顯示數(shù)碼管上以完成頻率計(jì)數(shù)的顯示.計(jì)數(shù)顯示模塊的構(gòu)造框圖如圖8所示:圖8從圖4以看出,計(jì)數(shù)顯示模塊可由三個局部組成:八進(jìn)制計(jì)數(shù)器,計(jì)數(shù)位選擇電路,七段顯示譯碼電路.下面描述一下計(jì)數(shù)顯示模塊的工作過程:在外部計(jì)數(shù)信號clk的作用下,八進(jìn)制計(jì)數(shù)器的輸出從000到111按順序循環(huán)變化,輸出信號為sel.信號sel 作為計(jì)數(shù)位選擇電路的選擇信號,用來選擇對應(yīng)位的數(shù)據(jù)并將其轉(zhuǎn)換為四位位矢量.最后將計(jì)數(shù)位選擇電路的輸出信號q送到七段顯示譯碼電路的輸入端口,將其轉(zhuǎn)化成用來點(diǎn)燃LED七段顯示數(shù)碼管的segment信號.5.1 七段數(shù)碼管的描述我們所

18、使用實(shí)驗(yàn)箱中的8個七段數(shù)碼管有這樣一個特點(diǎn)，8個數(shù)碼管中每一個數(shù)碼管中一樣的段都是連在一根線上的。如下圖:圖9故只要有一個數(shù)碼管的一段亮，則8個數(shù)碼管中一樣的段都會亮。則，在選用了數(shù)碼管后就我們需要考慮一個問題了，就是如何在每個數(shù)碼管上正確的顯示程序中每一位要顯示的數(shù)據(jù)呢.也就是如何將前面的計(jì)數(shù)模塊中要顯示的數(shù)字準(zhǔn)確地表達(dá)在數(shù)碼管上。在這里就運(yùn)用了人體生理學(xué)的一個結(jié)論，人的眼睛能分辨的時(shí)間是1/16秒，即頻率為25Hz左右。有了這個結(jié)論后，我們就可以解決正確顯示的問題了，應(yīng)用動態(tài)掃描的方法，只要我們在顯示模塊中所使用的頻率大于25Hz就可以讓每個數(shù)碼管正確的顯示程序中所要求的數(shù)字了。因此，在顯

19、示模塊中首先要設(shè)計(jì)一個分頻器，實(shí)驗(yàn)提供的脈沖是1KHz，我們只要設(shè)計(jì)的分頻器所分出來的頻率大于25Hz即可，在此我選擇一個8分頻器。8分頻器的輸入信號為clk,輸出信號為sel(2 DOWNTO 0).5.2 八進(jìn)制計(jì)數(shù)器count8的描述我們來描述下三個子電路,然后再描述顯示模塊的總體功能.先來討論下八進(jìn)制計(jì)數(shù)器count8,這個八進(jìn)制計(jì)數(shù)器除了沒有使能端enable和進(jìn)位輸出端口cout之外,它的描述構(gòu)造與前面描述的計(jì)數(shù)器的構(gòu)造完全一樣,用VHDL描述如下:8分頻器模塊設(shè)計(jì)程序如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD

20、_LOGIC_UNSIGNED.ALL;ENTITY count8 ISPORT( clk:IN STD_LOGIC; sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END count8;ARCHITECTURE rt1 OF count8 ISSIGNAL sel_tmp:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINprocess(clk)beginIF(clkevent and clk=1)then if(sel_tmp=111)then sel_tmp0); else sel_tmp=sel_tmp+1; end if;end if;s

21、elsegmentsegmentsegmentsegmentsegmentsegmentsegmentsegmentsegmentsegmentsegmentqqqchoosechoosechoosechoosechoosechoosechoosechoosechoose=*;-END CASE;-END PROCESS;-END rt1;5.5總體功能描述對計(jì)數(shù)器的顯示模塊的四個子電路描述以后,我們就可以進(jìn)展計(jì)數(shù)器的總體功能描述了.在計(jì)數(shù)器顯示模塊的VHDL描述中,我們引用元件的形式來調(diào)用上面描述過的四個子電路,秒表顯示模塊的VHDL描述如下:LIBRARY IEEE;USE IEEE.ST

22、D_LOGIC_1164.ALL;ENTITY display ISPORT( clk:IN STD_LOGIC; sec10:IN STD_LOGIC_VECTOR(3 DOWNTO 0); sec:IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); -choose:out STD_LOGIC_VECTOR(7 DOWNTO 0); segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END display;ARCHITECTURE rt1 OF display ISPON

23、ENT count8PORT(clk:IN STD_LOGIC; sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END PONENT;-PONENT choose_decoder-PORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);- choose:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-END PONENT;PONENT time_choosePORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0); sec10:IN STD_LOGIC_VECTOR(3 DOWNTO 0); se

24、c:IN STD_LOGIC_VECTOR(3 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END PONENT;PONENT seg7PORT(q:IN STD_LOGIC_VECTOR(3 DOWNTO 0); segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END PONENT;SIGNAL sel_tmp:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL q:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL segment_tmp:STD_LOGIC_VECTO

25、R(6 DOWNTO 0);BEGINU0:count8 PORT MAP(clk,sel_tmp);sel=sel_tmp;U2:time_choose PORT MAP(sel_tmp,sec10,sec,q);U3:seg7 PORT MAP(q,segment_tmp);segment=segment_tmp;END rt1;5.6顯示模塊的仿真及波形圖圖11圖12第六章 頂層文件前三節(jié)就是整個設(shè)計(jì)的3個核心模塊，當(dāng)這3個模塊設(shè)計(jì)完成后，100赫茲的頻率計(jì)的設(shè)計(jì)就接近尾聲了。剩下的工作也就好做了，我們就想連模擬電路中元件一樣，將這3個模塊對應(yīng)的端口連接起來進(jìn)展調(diào)試即可。整個設(shè)計(jì)我們都是

26、用的VHDL硬件描述語言來完成的，所以到了最后也不例外，對于最后的級連同運(yùn)用元件例化的格式來組裝整個設(shè)計(jì)。6.1 頂層文件設(shè)計(jì)程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clock ISPORT( clk:IN STD_LOGIC; enable:IN STD_LOGIC; sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END clock;ARCHITECTU

27、RE rt1 OF clock ISPONENT clk_div1000PORT(clk:IN STD_LOGIC; clk_div:out STD_LOGIC);end ponent;ponent time_counterPORT( enable:IN STD_LOGIC; clk0:IN STD_LOGIC; sec10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); sec:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);end ponent; ponent displayPORT( clk:IN STD_LOGIC; sec10:IN STD_LO

28、GIC_VECTOR(3 DOWNTO 0); sec:IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel:out STD_LOGIC_VECTOR(2 DOWNTO 0); segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);end ponent;signal sec10: STD_LOGIC_VECTOR(3 DOWNTO 0);signal sec: STD_LOGIC_VECTOR(3 DOWNTO 0);signal clk0:STD_LOGIC;beginu0:clk_div1000 PORT MAP(clk,clk0);u1:t

29、ime_counter PORT MAP(enable,clk0,sec10,sec);u2:display PORT MAP(clk,sec10,sec,sel,segment);end rt1;6.2頂層設(shè)計(jì)的仿真及波形圖圖13圖14完畢語此次設(shè)計(jì)論文的經(jīng)歷也會使我終身受益，因?yàn)樗屛殷w會到做論文是要真真正正用心去做每一件事情，是真正的自己學(xué)習(xí)的過程和研究的過程，沒有學(xué)習(xí)就不可能有研究的能力，沒有自己的研究，就不會有所突破，那也就不叫論文了。希望這次的經(jīng)歷能讓我在以后學(xué)習(xí)中鼓勵我繼續(xù)進(jìn)步。同時(shí)這次設(shè)計(jì)的過程也使我看到了自己的長處和短處，雖然可以清晰的把整個電路原理看懂，但是在*些細(xì)節(jié)方面還不是很透徹。這就說明了，對于整體方案我能夠做出正確的判斷，但是遇到細(xì)節(jié)就輕視了，所以