硬科技復(fù)興聯(lián)盟研究報(bào)告之EDA

1、目錄 HYPERLINK l _bookmark1 第一章專業(yè)術(shù)語(yǔ) 4 HYPERLINK l _bookmark2 第二章硬科技復(fù)興者聯(lián)盟之 EDA 6 HYPERLINK l _bookmark3 第三章產(chǎn)業(yè)概述 8 HYPERLINK l _bookmark4 一、 產(chǎn)業(yè)綜述 8 HYPERLINK l _bookmark5 二、 技術(shù)綜述 10 HYPERLINK l _bookmark6 三、 產(chǎn)業(yè)發(fā)展邏輯 15 HYPERLINK l _bookmark7 四、 行業(yè)大事件 17 HYPERLINK l _bookmark8 第四章產(chǎn)業(yè) KnowHow 18 HYPERLINK l

2、 _bookmark9 一、 EDA 國(guó)產(chǎn)化程度如何？ 18 HYPERLINK l _bookmark10 二、 EDA 的技術(shù)難點(diǎn)在哪里？ 18 HYPERLINK l _bookmark11 三、 國(guó)產(chǎn) EDA 的市場(chǎng)難點(diǎn)在哪里？ 19 HYPERLINK l _bookmark12 四、 EDA 可以破解么？ 19 HYPERLINK l _bookmark13 五、 EDA 和工藝制程的關(guān)系 20 HYPERLINK l _bookmark14 六、 EDA 如何與 Foundry 廠綁定的？ 20 HYPERLINK l _bookmark15 七、 EDA 與 IP 的關(guān)系？ 2

3、1 HYPERLINK l _bookmark16 八、 AI 技術(shù)如何助力 EDA？ 22 HYPERLINK l _bookmark17 第五章產(chǎn)業(yè)鏈構(gòu)成&市場(chǎng)空間 23 HYPERLINK l _bookmark18 一、 產(chǎn)業(yè)鏈構(gòu)成 23 HYPERLINK l _bookmark19 二、 市場(chǎng)空間 23 HYPERLINK l _bookmark20 第六章產(chǎn)業(yè)競(jìng)爭(zhēng)格局 26 HYPERLINK l _bookmark21 第七章投資策略&投資機(jī)會(huì) 28 HYPERLINK l _bookmark22 一、 關(guān)注 EDA 單點(diǎn)突破 28 HYPERLINK l _bookmark2

4、3 二、 重點(diǎn)關(guān)注 EDA 與新技術(shù)的結(jié)合 28 HYPERLINK l _bookmark0 關(guān)于“創(chuàng)道硬科技研究院” 30 前言EDA 是集成電路產(chǎn)業(yè)的基石，原本只被圈內(nèi)人士知道，但近兩年在自主可控和國(guó)產(chǎn)化的浪潮下，其在集成電路產(chǎn)業(yè)中的基礎(chǔ)性和重要性被社會(huì)各界高度關(guān)注。EDA 行業(yè)突然成為了聚光燈下的“寵兒”，越來(lái)越多的投資人開(kāi)始關(guān)注這個(gè)行業(yè)，越來(lái)越多的從業(yè)者開(kāi)始加入這個(gè)行業(yè)，在這個(gè)小眾領(lǐng)域長(zhǎng)期干著苦活累活的 EDA 人開(kāi)始感嘆“好日子”終于來(lái)了。正是有了這樣的“大好形勢(shì)”，我國(guó) EDA 產(chǎn)業(yè)有了快速發(fā)展的機(jī)會(huì)，但同時(shí)也需要我們 EDA 人保持冷靜的頭腦，著眼 EDA 短板問(wèn)題和前沿技術(shù)，

5、本著“刻苦”和“堅(jiān)持”的態(tài)度，打造出真正具有市場(chǎng)競(jìng)爭(zhēng)力的國(guó)產(chǎn) EDA 工具。華大九天南京集成電路設(shè)計(jì)服務(wù)產(chǎn)業(yè)創(chuàng)新中心副總經(jīng)理李琳工欲善其事，必先利其器，EDA 工具就是 IC 設(shè)計(jì)者手中的利器。從設(shè)計(jì)到實(shí)現(xiàn)到驗(yàn)證，EDA 設(shè)計(jì)者們用天才的頭腦和巧妙的計(jì)算，由面及點(diǎn)地為 IC 設(shè)計(jì)提供全流程的產(chǎn)品支持，可謂是沒(méi)有做不到，只有想不到。作為 IC 設(shè)計(jì)人員，一方面希望 EDA 工具更快更智能，以減輕自己的負(fù)擔(dān)；一方面又擔(dān)心 EDA 工具太快太智能，真要到了輸入 spec 文檔就能一鍵輸出 GDS 的那天，我們真的就只能去開(kāi)滴滴了不愿意透露姓名的 IC 工程師兼滴滴金牌司機(jī)廖師傅EDA 技術(shù)是一門綜合

6、性學(xué)科，跨越軟件和硬件間的壁壘，代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向，大體上分為 PCB 設(shè)計(jì)軟件，IC 設(shè)計(jì)，以及仿真、驗(yàn)證工具等。EDA 要生存就必須適應(yīng)市場(chǎng)發(fā)展趨勢(shì)，彎道超車不現(xiàn)實(shí)，只能通過(guò)常年積累，先跟跑，以點(diǎn)帶面一步一步縮短差距，要專注于技術(shù)創(chuàng)新，而 EDA產(chǎn)品技術(shù)創(chuàng)新的重點(diǎn)將體現(xiàn)在人工智能與大數(shù)據(jù)方向。上海為昕科技總經(jīng)理朱金焰從全球三大 EDA 巨頭成長(zhǎng)路徑看，通過(guò)外延式并購(gòu)來(lái)擴(kuò)展產(chǎn)品線是主要發(fā)展模式。所以，接下來(lái)中國(guó)哪幾家 EDA 企業(yè)能夠抓住這一波半導(dǎo)體資本市場(chǎng)紅利？誰(shuí)將成為中國(guó) EDA 領(lǐng)域的 Synopsys？開(kāi)展并購(gòu)整合，也許是中國(guó) EDA產(chǎn)業(yè)崛起的希望。創(chuàng)道硬科技研究

7、院步日欣第一章專業(yè)術(shù)語(yǔ)術(shù)語(yǔ) 解析（閱讀專業(yè)術(shù)語(yǔ)是一個(gè)好習(xí)慣） EDA Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化，輔助電子工程師進(jìn)行電子電路設(shè)計(jì)的軟件工具 FPD Flat Panel Display，平板顯示面板，主流為 LCD、OLED 顯示器 ASIC Application Specific Integrated Circuit，專用集成電路 PCB Printed Circuit Board，印制電路板，制程電子元器件互聯(lián)互通的母板 HDL Hard Discrimination Language，硬件描述語(yǔ)言，以代碼形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的

8、編程語(yǔ)言，流行的 HDL 包括 Verilog HDL 和 VHDL SPICE Simulation Program with Integrated Circuit Emphasis，電路級(jí)模擬程序，采用 spice模擬算法 RTL Register Transfer Level，寄存器轉(zhuǎn)換級(jí)電路，集成電路功能是由一組寄存器以及寄存器之間的邏輯操作構(gòu)成（寄存器存儲(chǔ)二進(jìn)制數(shù)據(jù)、由寄存器之間的邏輯操作來(lái)完成數(shù)據(jù)的處理），通常 VHDL/verilog 兩種語(yǔ)言進(jìn)行描述寄存器處理和控制 邏輯綜合 IC 前端設(shè)計(jì)的重要步驟，將RTL 級(jí)的代碼轉(zhuǎn)換為門級(jí)網(wǎng)表的過(guò)程 時(shí)序分析 查找并分析設(shè)計(jì)中的所有時(shí)序

9、路徑，保證門級(jí)電路正常工作的延遲約束 PDK Process Design Kit，工藝設(shè)計(jì)套件、工藝庫(kù)，溝通 IC 設(shè)計(jì)公司、代工廠與 EDA 廠商的橋梁，一套反映 Foundry 基本器件工藝的資料 Signoff IC 設(shè)計(jì)流程中驗(yàn)證測(cè)試完成后的確認(rèn)叫 Signoff Tapeout 提交最終 GDSII 文件給Foundry 工廠做加工 GDSII Geometry Data Standard II，幾何數(shù)據(jù)標(biāo)準(zhǔn)，電路版圖的一種文件格式，可以用作制作光刻掩膜版 SoC System-on-Chip，系統(tǒng)級(jí)芯片 SaaS Software-as-a-Service，軟件即服務(wù)，通過(guò)網(wǎng)絡(luò)提

10、供軟件服務(wù) OPC Optical proximity correction，一種通過(guò)對(duì)圖形進(jìn)行特殊補(bǔ)償設(shè)計(jì)，增強(qiáng)曝光圖形質(zhì)量，降低或彌補(bǔ)衍射臨近效應(yīng)對(duì)圖形產(chǎn)生過(guò)程影響的技術(shù) FinFET Fin Field-Effect Transistor，鰭式場(chǎng)效晶體管，一種新的互補(bǔ)式金氧半導(dǎo)體晶體管結(jié)構(gòu)，使得摩爾定律有效性延長(zhǎng)了數(shù)十年 第二章硬科技復(fù)興者聯(lián)盟之 EDA序號(hào) 公司 業(yè)務(wù)介紹 投資機(jī)構(gòu) 1 華大九天 模擬/數(shù)?；旌?IC 設(shè)計(jì)全流程、數(shù)字 SoC IC 設(shè)計(jì)與優(yōu)化、晶圓制造專用 EDA 工具和平板顯示（FPD）設(shè)計(jì)全流程解決方案。數(shù)字電路領(lǐng)域的優(yōu)化平臺(tái)可為用戶完成時(shí)序驗(yàn)證與功耗優(yōu)化，中國(guó)市

11、場(chǎng)占有率高達(dá) 80%；國(guó)內(nèi)唯一的模擬 IC設(shè)計(jì)全流程 EDA 系統(tǒng)（全球只有四家）。 CEC、集成電路大基金、元禾璞華、深創(chuàng)投、國(guó)中創(chuàng)投、建元基金等 2 概倫電子 仿真、建模、測(cè)試的完整 EDA 解決方案， NanoSpice 系列仿真器廣泛應(yīng)用于存儲(chǔ)行業(yè)，成為電路仿真領(lǐng)域新勢(shì)力 興橙資本、英特爾資本、衡盈屹盛 3 芯禾科技 EDA 軟件、集成無(wú)源器件 IPD 和系統(tǒng)級(jí)封裝，EM 仿真軟件IRIS 已通過(guò)格芯的 12 納米領(lǐng)先性能工藝技術(shù)認(rèn)證 中芯聚源、張江火炬創(chuàng)投、上創(chuàng)新微、玄德資本 4 芯華章 融合云計(jì)算、AI 等技術(shù)，打造硬件仿真加速器、 FPGA 原型驗(yàn)證、形式驗(yàn)證、智能驗(yàn)證、邏輯仿真

12、等工具 高榕資本、五源資本（原晨興資本）、上海妤涵、高瓴創(chuàng)投、中芯聚源、松禾資本、云暉資本、大數(shù)長(zhǎng)青、真格基金 5 國(guó)微思爾芯 FPGA 快速原型驗(yàn)證、硬件仿真器、EDA 工具及仿真驗(yàn)證云系統(tǒng) 國(guó)微集團(tuán)、集成電路大基金、國(guó)投創(chuàng)業(yè)、君聯(lián)資本、張江火炬創(chuàng)投、臨創(chuàng)投資、中青芯鑫 6 廣立微 性能分析和良率提升方案（高效測(cè)試芯片自動(dòng)設(shè)計(jì)、高速電學(xué)測(cè)試和智能數(shù)據(jù)分析），在良率優(yōu)化方面具有優(yōu)勢(shì) 中清正合、財(cái)通證券 7 深圳鴻芯微納 布局布線工具軟件(布局、預(yù)布線、布局優(yōu)化、時(shí)鐘樹(shù)綜合、時(shí)鐘樹(shù)優(yōu)化、詳細(xì)布線、頂層集成) 國(guó)微集團(tuán)、集成電路大基金、深創(chuàng)投、鴻泰基金 8 湖北九同方 IC 電路原圖設(shè)計(jì)、電路原理

13、仿真（超大規(guī)模 IC電路、RF 電路）、3D 電磁場(chǎng)全波仿真的 IC 設(shè)計(jì)全流程仿真，主打 EDA 云平臺(tái) 新潮集團(tuán)、金浦新朋 9 行芯科技 后端設(shè)計(jì) EDA（7 納米工藝）、電壓降分析和電磁場(chǎng)分析，高性能低功耗 IC 設(shè)計(jì) 百度投資、綠河投資 10 藍(lán)海微 寄生參數(shù)提取、版圖驗(yàn)證、OpenAccess 平臺(tái)軟件開(kāi)發(fā)、PDK 開(kāi)發(fā) 11 博達(dá)微 （已被概倫電子收購(gòu)）器件模型、PDK 相關(guān) EDA工具及 AI 驅(qū)動(dòng)半導(dǎo)體參數(shù)測(cè)試，在快速參數(shù)測(cè)試方面具有優(yōu)勢(shì) 概倫電子 12 奧卡思微 兩款邏輯驗(yàn)證產(chǎn)品（AveMC 自動(dòng)化驗(yàn)證工具軟件和 AveCEC 等價(jià)驗(yàn)證工具軟件） 13 芯愿景 IP 核、ED

14、A 軟件和集成電路分析設(shè)計(jì)平臺(tái)，EDA軟件涵蓋集成電路工藝分析、電路分析和知識(shí)產(chǎn)權(quán)分析鑒定 豐年資本、宜安投資 14 圣景微 芯片分析服務(wù)和EDA 軟件研發(fā)（已被外資收購(gòu)） UBM(聯(lián)合企業(yè)媒體) 15 全芯智造 國(guó)際廠商 Synopsys 和國(guó)內(nèi)科研院所、半導(dǎo)體企業(yè)、資本聯(lián)合 武岳峰資本、Synopsys、華大半導(dǎo)體、中科院微電子所 16 若貝電子 Robei EDA 基于 Verilog 語(yǔ)言的集成電路前端設(shè)計(jì)與驗(yàn)證 清控高創(chuàng) 17 北京超逸達(dá) 產(chǎn)學(xué)研結(jié)合，重點(diǎn)在集成電路建模與仿真（寄生參數(shù)提取） 清華大學(xué)、天津藍(lán)海微 18 蘇州珂晶達(dá) 半導(dǎo)體器件仿真、輻射傳輸和效應(yīng)仿真、多物理數(shù)值仿真計(jì)

15、算軟件 19 立創(chuàng) 云在線 PCB 電路設(shè)計(jì)軟件 紅杉資本、鐘鼎資本 第三章產(chǎn)業(yè)概述一、產(chǎn)業(yè)綜述EDA（Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化），簡(jiǎn)單來(lái)說(shuō)就是輔助電子工程師進(jìn)行電子電路/集成電路設(shè)計(jì)的軟件工具。隨著集成電路的發(fā)展，設(shè)計(jì)分工越來(lái)越細(xì)化、工藝制程越來(lái)越精細(xì)，單靠工程師的手藝并不能足夠支撐設(shè)計(jì)工作，需要借助 EDA 工具實(shí)現(xiàn)從電路設(shè)計(jì)、編譯、性能分析、設(shè)計(jì)版圖、仿真驗(yàn)證等復(fù)雜過(guò)程，EDA 在設(shè)計(jì)過(guò)程中扮演的角色越來(lái)越重要?？偟膩?lái)說(shuō)，EDA 最早是為了解決集成電路布局布線越來(lái)越復(fù)雜的問(wèn)題，借助計(jì)算機(jī)圖形編輯功能，進(jìn)行電路設(shè)計(jì)，代替重復(fù)性勞動(dòng)，提高布線版

16、圖效率。 EDA 屬于工業(yè)軟件的范疇，從早期的 CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和 CAE（計(jì)算機(jī)輔助工程）發(fā)展而來(lái)。圖片來(lái)源：清華大學(xué)教案（2008）由于電子設(shè)計(jì)流程和環(huán)節(jié)多且復(fù)雜，因此我們常說(shuō)的 EDA 工具并非單指某一款軟件，而是一個(gè)軟件工具集群，由不同廠家提供、負(fù)責(zé)不同環(huán)節(jié)、具有不同功能的軟件工具集群，目前全球只有少數(shù)幾家大型 EDA 廠商能夠提供 IC 設(shè)計(jì)全流程 EDA 系統(tǒng)平臺(tái)。狹義的 EDA 就是我們常說(shuō)的集成電路設(shè)計(jì)環(huán)節(jié)用 EDA軟件，廣義的 EDA 軟件，除了 IC 設(shè)計(jì)環(huán)節(jié)用的 EDA，還包括顯示面板（FPD）、印刷電路板（PC

17、B）等不同領(lǐng)域用 EDA，還包括晶圓制造代工（Foundry）、封裝測(cè)試環(huán)節(jié)用 EDA 等：電子電路設(shè)計(jì)與仿真工具主要是對(duì)已經(jīng)設(shè)計(jì)好的電路圖，通過(guò)仿真工具進(jìn)行實(shí)時(shí)模擬，驗(yàn)證模擬結(jié)果是否與實(shí)際預(yù)期相符， 設(shè)計(jì)師再通過(guò)分析改進(jìn)優(yōu)化電路設(shè)計(jì)， 主要工具有 SPICE/PSPICE、EWB、Matlab、SystemView、MMICAD 等；PCB 設(shè)計(jì)軟件用于 PCB 電路設(shè)計(jì)，畫板級(jí)電路圖，以及布局布線和仿真，通過(guò) PCB 板將電子元器件連接起來(lái)，主要工具有 Protel、ORCAD、PowerPCB、Viewlogic、 PowerPCB、Cadence PSD 等；IC 設(shè)計(jì)軟件主要用于芯片

18、設(shè)計(jì)，包含了設(shè)計(jì)輸入、設(shè)計(jì)仿真、邏輯綜合、布局和布線、物理驗(yàn)證、模擬電路仿真器等一系列子工具，Cadence、Mentor Graphics、 Synopsys 為全球主要的 IC 軟件供應(yīng)商；FPGA/PLB 設(shè)計(jì)工具用于FPGA 和自定義邏輯功能實(shí)現(xiàn)，主要廠商為FPGA 廠商，包括ALTERA、 Xilinx、Lattice 等。晶圓制造用 EDA 軟件針對(duì) Foundry 代工廠工藝需求，工藝庫(kù)更新速度快、定制多，工作處理的數(shù)據(jù)規(guī)模變得越來(lái)越大，IP 與客戶數(shù)據(jù)融合工作越來(lái)越繁重復(fù)雜，版圖數(shù)據(jù)版本多、差異小，快速出具 DRC/LVS 檢驗(yàn)報(bào)告, 良率及可靠性分析困難等，包括 OPC（Op

19、tical Proximity Correction，光學(xué)鄰近校正）、Yield Management（量率管理）、Mask Data Processing（掩模數(shù)據(jù)處理）、TCAD、SPICE modeling（器件建模）等軟件工具。測(cè)試環(huán)節(jié) EDA測(cè)試環(huán)節(jié)的 EDA 一般是與測(cè)試設(shè)備 ATE（Automatic Test Equipment）綁定的，目前也是國(guó)內(nèi)非常短板的環(huán)節(jié)，主要被泰瑞達(dá)（Teradyne）、愛(ài)德萬(wàn)（Advantest）、美國(guó)國(guó)家儀器（NI）等公司壟斷。芯片測(cè)試分兩個(gè)階段，一個(gè)是 CP（Chip Probing）測(cè)試，晶圓（Wafer）級(jí)測(cè)試。另外一個(gè)是 FT（Final

20、 Test）測(cè)試，對(duì)封裝好的芯片進(jìn)行測(cè)試。微電子/集成電路本身就是一個(gè)綜合性學(xué)科，因此作為輔助工具的 EDA 也處于多學(xué)科交叉領(lǐng)域，電路設(shè)計(jì)屬于電子、物理范疇，程序設(shè)計(jì)和算法屬于計(jì)算機(jī)、數(shù)學(xué)問(wèn)題，制造過(guò)程綜合了材料、工藝等問(wèn)題，凝聚了數(shù)學(xué)、物理、計(jì)算機(jī)、材料、工藝等學(xué)科知識(shí)。因此，從事 EDA 開(kāi)發(fā)需要工程師具備綜合的學(xué)科背景。目前 EDA 軟件全球市場(chǎng)主要由三大巨頭壟斷，Cadence（鏗騰電子）、 Synopsys（新思科技）和 Mentor Graphics（明導(dǎo)國(guó)際，西門子控股）。由于 EDA處于整個(gè)半導(dǎo)體產(chǎn)業(yè)鏈最上游，制約著數(shù)千億美元的集成電路市場(chǎng)，戰(zhàn)略地位非常重要，加上近幾年美國(guó)對(duì)

21、于中國(guó)半導(dǎo)體產(chǎn)業(yè)的壓制，激發(fā)了國(guó)內(nèi)對(duì) EDA 市場(chǎng)和投資的重視，部分國(guó)產(chǎn) EDA 軟件已經(jīng)在點(diǎn)工具上逐步布局突破，在產(chǎn)品工藝/技術(shù)分析等細(xì)分領(lǐng)域，相關(guān)功能、屬性已與國(guó)際成熟產(chǎn)品接近。二、技術(shù)綜述本部分以數(shù)字電路設(shè)計(jì)為例，來(lái)介紹一下 EDA 在芯片設(shè)計(jì)環(huán)節(jié)中扮演的角色。數(shù)字電路設(shè)計(jì)層次首先需要明確數(shù)字電路的設(shè)計(jì)層次，每一個(gè)設(shè)計(jì)層次上，一個(gè)復(fù)雜模塊的內(nèi)部細(xì)節(jié)可以被抽象化并用一個(gè)黑盒子來(lái)替代，自下而上構(gòu)成一個(gè)功能電路系統(tǒng)。典型的層次包括：器件、電路、門、功能模塊、系統(tǒng)。而芯片設(shè)計(jì)就是自上而下，完成系統(tǒng)功能定義，模塊組合，門電路構(gòu)成，最終實(shí)現(xiàn)器件級(jí)物理電路。圖：數(shù)字電路設(shè)計(jì)的五個(gè)層次芯片設(shè)計(jì)流程是一個(gè)

22、迭代的過(guò)程，不同流程環(huán)節(jié)層層遞進(jìn)。簡(jiǎn)單來(lái)說(shuō)，先通過(guò)軟的代碼實(shí)現(xiàn)電路的功能，再將代碼映射成物理的版圖，交給 Foundry 廠流片，最終制造成產(chǎn)品芯片。包含 HDL（Hard Discrimination Language，硬件描述語(yǔ)言）代碼實(shí)現(xiàn)、前仿真、后端設(shè)計(jì)、驗(yàn)證、后仿真等步驟。每一個(gè)步驟都需要諸多的 EDA 工具來(lái)輔助完成工作。 數(shù)字電路設(shè)計(jì)流程當(dāng)前的數(shù)字電路設(shè)計(jì)，普遍采用的自上而下（Top-Down）設(shè)計(jì)流程，從總體行為設(shè)計(jì)、寄存器傳輸級(jí)描述，經(jīng)過(guò)邏輯綜合得到網(wǎng)表電路文件，最終到物理版圖實(shí)現(xiàn)為止。分為系統(tǒng)級(jí)（System level）、行為級(jí)（Behavioral level）、寄存器

23、傳輸級(jí)（Register-transfer level，RTL)、邏輯門級(jí)（Logic level）、晶體管級(jí)（Transistor level）、版圖級(jí)（Layout level）。圖片來(lái)源：清華大學(xué)教案（2008）芯片設(shè)計(jì)可分為前端設(shè)計(jì)和后端設(shè)計(jì)。前端設(shè)計(jì)主要為電路原理設(shè)計(jì)，包括建立門陣列庫(kù)單元；符號(hào)庫(kù)、功能參數(shù)庫(kù)、實(shí)體版圖庫(kù)；設(shè)計(jì)輸入及邏輯模擬等；后端設(shè)計(jì)主要為布局布線、物理版圖設(shè)計(jì)，包括預(yù)布局之邏輯模擬、時(shí)序分析；功耗估算；可測(cè)性分析及測(cè)試生成；布圖后功能驗(yàn)證、時(shí)序分析等。圖片來(lái)源：清華大學(xué)教案（2008） 步驟 名稱 功能 前端設(shè)計(jì) 第 1 步 功能定義 根據(jù)芯片的具體功能和性能，設(shè)

24、計(jì)解決方案和具體模塊功能 第 2 步 代碼實(shí)現(xiàn) 使用硬件描述語(yǔ)言（VHDL、Verilog HDL)完成代碼實(shí)現(xiàn) 第 3 步 仿真驗(yàn)證 對(duì) RTL 級(jí)代碼進(jìn)行驗(yàn)證仿真 第 4 步 邏輯綜合 將 HDL 代碼翻譯成門級(jí)網(wǎng)表netlist。邏輯綜合需要設(shè)定約束條件（綜合出來(lái)的電路在面積、時(shí)序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)）。邏輯綜合需要基于特定的綜合庫(kù)，不同的庫(kù)中，門電路基本標(biāo)準(zhǔn)單元的面積，時(shí)序參數(shù)是不一樣的。 第 5 步 靜態(tài)時(shí)序分析 從時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time)和保持時(shí)間（hold time)的違例。 第 6 步 形式驗(yàn)證 以 HDL 設(shè)計(jì)為參考，從功能上對(duì)

25、綜合后的網(wǎng)表進(jìn)行驗(yàn)證，是否存在功能上的差異。 后端設(shè)計(jì) 第 7 步 DFT （可測(cè)性設(shè)計(jì)） 確保設(shè)計(jì)的電路具備更高的可測(cè)試性并且自動(dòng)產(chǎn)生高質(zhì)量的測(cè)試向量集。 第 8 步 布局規(guī)劃 確定芯片的大小，Core 的面積，Row 的形式，電源及地線的 Ring和 Strip。 第 9 步 CTS (時(shí)鐘樹(shù)綜合） 時(shí)鐘網(wǎng)絡(luò)要驅(qū)動(dòng)電路中的所有時(shí)序單元，其負(fù)載延時(shí)很大并且不平衡，需要插入緩沖器減小負(fù)載和平衡延時(shí)。時(shí)鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時(shí)鐘樹(shù)。通過(guò)綜合做出一個(gè)比較理想的時(shí)鐘樹(shù)。 第 10 步 布線 (pian route) 在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件

26、下，根據(jù)電路的連接關(guān)系將各單元和 i/o相互連線連接起來(lái)。 第 11 步 寄生參數(shù)提取 由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感，耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問(wèn)題，導(dǎo)致信號(hào)電壓波動(dòng)和變化，如果嚴(yán)重就會(huì)導(dǎo)致信號(hào)失真錯(cuò)誤。需要提取寄生參數(shù)進(jìn)行再次的分析驗(yàn)證。 第 12 步 版圖物理驗(yàn)證 對(duì)完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證。 DRC（Design Rule Checking），對(duì)芯片版圖中的各層物理圖形進(jìn)行設(shè)計(jì)規(guī)則檢查（空間和寬度），它包括天線效應(yīng)的檢查，以確保芯片的正常流片。 LVS（Layout Vs Schematic），將版圖和電路網(wǎng)表進(jìn)行

27、比較，來(lái)保證流片出來(lái)的版圖電路和實(shí)際需要的電路保持一致。 ERC（Electrical Rule Checking），電氣規(guī)則檢查，檢查短路和開(kāi)路等電氣 規(guī)則違例 第 13 步 流片 （tapeout) 通過(guò)版圖文件生成 GDSII 文件，將 GDSII 文件交給 Foundry 廠進(jìn)行掩膜制造。 芯片設(shè)計(jì)環(huán)節(jié)用到的 EDA 工具分類 流程 產(chǎn)品工具 模擬仿真與版圖 Cadence Virtuoso 平臺(tái)目前使用最為廣泛 數(shù)字前端 RTL 仿真 Synopsys 的 VCS，Mentor 的 Modelsim 邏輯綜合 Synopsys 的Design complier，Cadence 的 G

28、enus，Behavior Complier，Synplity 數(shù)字后端 Synopsus 的ICC/ICC2、Cadence 的 EDI/Innovus DFT BSCAN Mentor 的BSD Archit、Sysnopsys 的 BSD Compiler MBIST Mentor 的MBISTArchit、Tessentmbist ATPG Mentor 的TestKompress、Synopsys 的Tetra MAX Scan chian Synopsys 的DFT compiler Signoff Timing Synopsys PT，Cadence tempus Physica

29、l Mentor Calibre，Synopsys 的ICV、Cadence 的PVS 三、產(chǎn)業(yè)發(fā)展邏輯雖然半導(dǎo)體/集成電路/芯片是一個(gè)市場(chǎng)空間非常大的行業(yè)，但是最上游的 EDA，市場(chǎng)空間卻相對(duì)有限，全球市場(chǎng)規(guī)模僅為百億美元量級(jí)。同時(shí)，EDA 行業(yè)已經(jīng)被國(guó)外巨頭壟斷，又是一個(gè)生態(tài)為王的領(lǐng)域，行業(yè)壁壘非常高，后進(jìn)入者想要改變既有市場(chǎng)格局相當(dāng)困難。也正是由于面臨市場(chǎng)空間有限、行業(yè)壁壘很高等諸多挑戰(zhàn)，國(guó)內(nèi) EDA 領(lǐng)域進(jìn)展并不順利，行業(yè)內(nèi)公司還處在單點(diǎn)突破的狀態(tài)，并沒(méi)有形成體系。EDA 行業(yè)雖然市場(chǎng)空間有限，但卻是切切實(shí)實(shí)制約整個(gè)產(chǎn)業(yè)發(fā)展的核心環(huán)節(jié)。在中美貿(mào)易摩擦，半導(dǎo)體產(chǎn)業(yè)處在風(fēng)口浪尖，這個(gè)問(wèn)題顯

30、得尤為突出，一旦最頂端環(huán)節(jié)被控制，整個(gè)產(chǎn)業(yè)的發(fā)展就會(huì)被拖累。因此，基于產(chǎn)業(yè)發(fā)展的現(xiàn)狀，EDA 產(chǎn)業(yè)的投資機(jī)會(huì)，還是以“進(jìn)口替代”、 “自主保障”為主線。 差距代表著發(fā)展空間國(guó)產(chǎn) EDA 與國(guó)際巨頭的差距，不僅體現(xiàn)在市場(chǎng)占有率上，更體現(xiàn)在產(chǎn)品線的完備程度、對(duì)先進(jìn)工藝的支持度、研發(fā)投入、人才儲(chǔ)備等諸多因素上。產(chǎn)品線單一：大部分的國(guó)內(nèi) EDA 廠商產(chǎn)品線都較為單一，處于單點(diǎn)突破的狀態(tài)，難以形成體系化的 EDA 綜合平臺(tái)，無(wú)法支撐數(shù)字芯片全流程設(shè)計(jì)；工藝落后：由于國(guó)內(nèi) EDA 普遍采取跟隨狀態(tài)，很難在早期打入到與 Foundry廠的先進(jìn)工藝研發(fā)協(xié)同，對(duì)先進(jìn)工藝支撐落后于產(chǎn)業(yè)。研發(fā)投入不足：行業(yè)巨頭 S

31、ynopsys 每年的研發(fā)投入高達(dá) 11 億美金，與國(guó)內(nèi) EDA 廠商每年幾千萬(wàn)不足一億的研發(fā)投入相比，根本不是一個(gè)量級(jí)。人才儲(chǔ)備缺失：Synopsys 擁有近萬(wàn)名員工，而國(guó)內(nèi)擁有一百人以上研發(fā)團(tuán)隊(duì)的 EDA 公司僅有華大九天一家，其余國(guó)產(chǎn) EDA 廠商研發(fā)人員只在幾十人規(guī)模。國(guó)內(nèi)從事 EDA 研發(fā)的人員只有 2000 人左右，而且一大半都在三大 EDA 巨頭工作，前十大 EDA 軟件公司研發(fā)人員加起來(lái)僅僅 800 余人。 未在彎道超車的機(jī)會(huì)在哪里？如果說(shuō)“進(jìn)口替代”、“自主保障”是政策驅(qū)動(dòng)型機(jī)會(huì)，那么國(guó)產(chǎn) EDA 在市場(chǎng)方面會(huì)存在哪些機(jī)會(huì)？目前國(guó)內(nèi)相當(dāng)一部分 EDA 廠商都把目標(biāo)瞄準(zhǔn)新技術(shù)給

32、 EDA 行業(yè)帶來(lái)的機(jī)會(huì)，比如云計(jì)算，比如 AI正如前言部分所說(shuō)，EDA 工具正朝著更快更智能方向演進(jìn)，既是 EDA 的挑戰(zhàn)，也是 EDA 未來(lái)的大機(jī)會(huì)。云計(jì)算機(jī)會(huì)：同別的軟件類似，EDA 上云，實(shí)現(xiàn) SaaS 化，也是趨勢(shì)之一。目前各大云廠商、晶圓廠、設(shè)計(jì)公司都在積極推動(dòng) EDA 上云業(yè)務(wù)。微軟 Azure的 EDA 上云生態(tài)合作伙伴，涵蓋 IP 供應(yīng)商、EDA 軟件供應(yīng)商、晶圓代工廠等；阿里巴巴集團(tuán)旗下的平頭哥在 2019 年初逐步開(kāi)展基于設(shè)計(jì)上云的嘗試和轉(zhuǎn)移。人工智能機(jī)會(huì)：人工智能未來(lái)將在 EDA 工具方面扮演非常重要角色，AI 算法可以助力客戶設(shè)計(jì)更加自動(dòng)化和智能化。國(guó)內(nèi) EDA 創(chuàng)業(yè)

33、新銳公司芯華章，致力于創(chuàng)新的軟硬件 EDA 框架和算法，融合人工智能、機(jī)器學(xué)習(xí)、云技術(shù)等前沿科技，降低系統(tǒng)級(jí)芯片（System-on-Chip,SoC）的設(shè)計(jì)門檻，縮短產(chǎn)品開(kāi)發(fā)周期，是 AI 技術(shù)應(yīng)用于 EDA 的典型代表。另外一家廠商博達(dá)微（被概倫電子收購(gòu)），從 EDA“點(diǎn)”工具公司發(fā)展成以人工智能算法為核心的半導(dǎo)體測(cè)試方案、器件模型仿真工具和物理設(shè)計(jì)驗(yàn)證工具的生態(tài)系統(tǒng)公司，致力于業(yè)界首創(chuàng)的 AI驅(qū)動(dòng)的測(cè)試和建模技術(shù)。 巨頭們是如何長(zhǎng)成的對(duì)比國(guó)際巨頭的成長(zhǎng)史可以看出，EDA 的發(fā)展歷史，是一部并購(gòu)史。根據(jù)統(tǒng)計(jì)，在三大國(guó)際巨頭的發(fā)展過(guò)程中，進(jìn)行了高達(dá) 200 次的并購(gòu)，不斷通過(guò)并購(gòu)，來(lái)充實(shí)自己

34、的產(chǎn)品線。其中 Synopsys 完成了 80 次的并購(gòu)，Cadence 和 Mentor也各有超過(guò) 60 次的并購(gòu)。因此，外延式并購(gòu)，使這些巨頭不斷擴(kuò)充產(chǎn)品線，才建立起復(fù)雜且完備的系統(tǒng)平臺(tái)。2019 年底，國(guó)內(nèi)頭部 EDA 公司概倫電子完成對(duì)博達(dá)微收購(gòu)，開(kāi)始了國(guó)內(nèi)EDA 整合的第一案例。未來(lái)，隨著 EDA 廠商逐步接觸資本市場(chǎng)，先行獲得融資的公司，必定會(huì)借助資本的力量，推動(dòng) EDA 并購(gòu)整合的大趨勢(shì)。四、 行業(yè)大事件芯華章連續(xù)三輪融資2020 年，EDA 新銳公司芯華章連續(xù)完成三輪融資，10 月 Pre-A+輪，11 月 Pre-A+輪，12 月 A 輪，融資額超過(guò) 2 億元，投資方包括高瓴

35、資本、五源資本、云暉資本、上海妤涵、真格基金、大數(shù)長(zhǎng)青華卓產(chǎn)業(yè)投資等。芯華章融合 AI 和云計(jì)算技術(shù)，提出 EDA 2.0 的技術(shù)理念。創(chuàng)始人王禮賓擁有 30 余年電子行業(yè)、國(guó)際領(lǐng)先 EDA 企業(yè)的技術(shù)開(kāi)發(fā)及公司運(yùn)營(yíng)管理經(jīng)驗(yàn)。2020 年，除了芯華章，國(guó)內(nèi) EDA 廠商概倫電子、國(guó)微思爾芯也都獲得了資本市場(chǎng)青睞，融資額過(guò)億，充分表明了資本市場(chǎng)對(duì)于 EDA 產(chǎn)業(yè)環(huán)節(jié)的重視。EDA 軟件“斷供”威脅？2020 年 5 月，根據(jù)路透社報(bào)道，美國(guó)商務(wù)部表示，其正在更改一項(xiàng)出口規(guī)則，對(duì)華為的芯片供應(yīng)商進(jìn)行“戰(zhàn)略鎖定”，只要這些供應(yīng)商的直接產(chǎn)品用到美國(guó)某些軟件或技術(shù)。根據(jù)規(guī)則變更，即使芯片不是美國(guó)開(kāi)發(fā)設(shè)計(jì)

36、，但只要外國(guó)公司使用了美國(guó)芯片制造設(shè)備或軟件，其須獲得美國(guó)政府的許可證，才能向華為或其附屬公司海思半導(dǎo)體等提供芯片。華為繼續(xù)獲取某些芯片或使用某些美國(guó)軟件或技術(shù)相關(guān)的半導(dǎo)體設(shè)計(jì)，也需從美國(guó)商務(wù)部獲得許可證。芯愿景沖刺科創(chuàng)板2020 年 5 月，上交所官網(wǎng)披露了北京芯愿景軟件技術(shù)股份有限公司招股書(shū)，募集資金 6.65 億元。芯愿景依托自主開(kāi)發(fā)的電子設(shè)計(jì)自動(dòng)化（EDA）軟件，開(kāi)展集成電路分析和設(shè)計(jì)服務(wù)，目前已建立集成電路分析、集成電路設(shè)計(jì)及 EDA軟件授權(quán)三大業(yè)務(wù)板塊。第四章產(chǎn)業(yè) KnowHow一、 EDA 國(guó)產(chǎn)化程度如何？2019 年全球EDA 市場(chǎng)規(guī)模約為 102.5 億美元，中國(guó) EDA 市

37、場(chǎng)規(guī)模約為 5.4億美元，占全球市場(chǎng)的 5.6%。三巨頭 Synopsys，Cadence 和 Mentor 在國(guó)內(nèi)的市場(chǎng)占有率約為 85%左右。國(guó)產(chǎn) EDA 市場(chǎng)規(guī)模只有 4.2 億元人民幣，國(guó)產(chǎn)化率只有 10.8%。從產(chǎn)品線齊備角度，國(guó)內(nèi)EDA 工具在模擬全流程類型上的覆蓋率大約100%，數(shù)字全流程類型上國(guó)產(chǎn)覆蓋率小于 50%，在晶圓制造商小于 15%，封測(cè)小于 10% 二、 EDA 的技術(shù)難點(diǎn)在哪里？從技術(shù)角度，EDA 軟件不是一般的工具軟件，而是半導(dǎo)體領(lǐng)域?qū)I(yè)軟件。集成電路本身就是一門綜合性學(xué)科，因此作為輔助工具的 EDA 也處于多學(xué)科交叉領(lǐng)域，電路設(shè)計(jì)和仿真驗(yàn)證屬于電子、物理范疇，程

38、序設(shè)計(jì)和算法屬于計(jì)算機(jī)、數(shù)學(xué)問(wèn)題，制造過(guò)程綜合了材料、工藝等問(wèn)題，凝聚了數(shù)學(xué)、物理、計(jì)算機(jī)、材料、工藝等學(xué)科知識(shí)。因此，從事 EDA 開(kāi)發(fā)需要工程師具備綜合的學(xué)科背景。芯片設(shè)計(jì)環(huán)節(jié)繁多、精細(xì)且復(fù)雜，從芯片產(chǎn)品定義，到功能驗(yàn)證、物理實(shí)現(xiàn)，再到晶圓制造、封裝、測(cè)試，每個(gè)環(huán)節(jié)都十分復(fù)雜，而且隨著摩爾定律的推進(jìn)，晶體管數(shù)量越來(lái)越大，工藝要求越來(lái)越高，對(duì) EDA 軟件的可靠性與計(jì)算能力要求越來(lái)越高，開(kāi)發(fā)難度也越來(lái)越大。三、 國(guó)產(chǎn) EDA 的市場(chǎng)難點(diǎn)在哪里？目前國(guó)際主流的 EDA 軟件已經(jīng)形成用戶生態(tài)，早在 IC 工程師教育階段就已經(jīng)滲透，通過(guò)免費(fèi)、低價(jià)的方式早期介入高校教育，養(yǎng)成了工程師的使用習(xí)慣，建立

39、了非常穩(wěn)固的用戶基礎(chǔ)。另一方面，主流 EDA 廠商通過(guò)與 Foundry 緊密合作，共同開(kāi)發(fā)新工藝，建立了穩(wěn)固的產(chǎn)業(yè)鏈生態(tài)。同時(shí)，由于國(guó)內(nèi) EDA 還處在單點(diǎn)突破狀態(tài)，產(chǎn)品門類很難全覆蓋，而對(duì)于對(duì)芯片設(shè)計(jì)公司來(lái)說(shuō)，更傾向于使用大公司提供的全品類平臺(tái)化的 EDA 工具。所以國(guó)內(nèi) EDA 廠商往往從特定行業(yè)入手單點(diǎn)突破，比如 PCB 行業(yè)、顯示面板 FPD 行業(yè)等；或者從特定功能入手，比如時(shí)序驗(yàn)證、功耗優(yōu)化、良率分析、工藝分析等。四、 EDA 可以破解么？同其他軟件一樣，EDA 軟件同樣也可以破解，特別是在一些 PCB 領(lǐng)域應(yīng)用軟件、成熟工藝 EDA 軟件等。我國(guó) EDA 市場(chǎng)規(guī)模僅占全球總規(guī)模的

40、 5%，與我國(guó) IC 設(shè)計(jì)產(chǎn)業(yè)規(guī)模并不相匹配，根據(jù)創(chuàng)道硬科技研究院視頻號(hào)獲取的行業(yè)反饋信息，有很大一個(gè)因素，是國(guó)內(nèi)的中小 IC 設(shè)計(jì)公司，無(wú)力負(fù)擔(dān)高昂的 EDA 軟件授權(quán)費(fèi)用，盜版現(xiàn)象也很流行，EDA 大廠也不著急去維權(quán)，俗稱的“養(yǎng)豬”。但是由于 EDA 軟件會(huì)隨著晶圓制造工藝的升級(jí)，不斷優(yōu)化迭代、更新工藝庫(kù)，只要工藝庫(kù)更新，EDA 軟件就要更新，基本上斷絕了最新工藝的 EDA 軟件的盜版使用。五、 EDA 和工藝制程的關(guān)系同別的應(yīng)用軟件不同的是，EDA 軟件是與芯片制造工藝強(qiáng)綁定的，集成電路制造在摩爾定律的驅(qū)動(dòng)下，芯片設(shè)計(jì)技術(shù)和工藝每 18 個(gè)月將出現(xiàn)顯著的演進(jìn)或換代，EDA 軟件的優(yōu)化升級(jí)

41、也基本要遵循上述發(fā)展規(guī)律。如 IC 設(shè)計(jì)、生產(chǎn)工藝出現(xiàn)演進(jìn)或迭代（如 OPC、DFM、FinFET、雙掩模曝光等），會(huì)帶來(lái)晶體管電學(xué)和物理特性的變革，EDA 軟件功能、性能等亦須進(jìn)行擴(kuò)展提升，與相關(guān)增量技術(shù)創(chuàng)新相匹配、相適應(yīng)。從 28nm、14nm、7nm 不斷向更高工藝升級(jí)，芯片制造工藝每更新一次 EDA 就要跟著更新，EDA 廠商就需要再次的研發(fā)投入。六、 EDA 如何與 Foundry 廠綁定的？在 EDA 軟件的產(chǎn)業(yè)鏈條中，不僅僅是 EDA 軟件廠商授權(quán)給 IC 設(shè)計(jì)公司使用 EDA 工具這一單一環(huán)節(jié)，還需要晶圓制造代工廠的參與。EDA 工具的開(kāi)發(fā)也需要與晶圓制造代工廠、IC 設(shè)計(jì)公司

42、等產(chǎn)業(yè)鏈環(huán)節(jié)協(xié)同推進(jìn)。EDA 工具實(shí)現(xiàn)的是依靠理論模型實(shí)現(xiàn)模擬仿真，這就需要將理論模型與工藝結(jié)果之間相互驗(yàn)證。當(dāng)晶圓制造代工廠開(kāi)發(fā)新工藝，EDA 軟件廠商就需要獲得代工廠新工藝的 PDK(Process Design Kit)工具包，基于 PDK 工具包開(kāi)發(fā)新版本軟件。因此，EDA 軟件想要支持最先進(jìn)工藝節(jié)點(diǎn)，就要和代工廠保持密切溝通，根據(jù)代工廠的實(shí)際工藝，開(kāi)發(fā)相應(yīng)的算法和模型。七、 EDA 與 IP 的關(guān)系？隨著集成電路行業(yè)下游代工的成熟，IP 廠商的產(chǎn)品和服務(wù)也不斷豐富，上游的芯片設(shè)計(jì)逐漸模塊化，基于足夠強(qiáng)大的 IP 庫(kù)，芯片設(shè)計(jì)公司可以快速做出和迭代產(chǎn)品。而且 IP 因?yàn)榕c EDA 軟件

43、有著非常強(qiáng)的關(guān)聯(lián)關(guān)系，IP 需要與 EDA 工具配合以提升性能，因此 EDA 軟件廠商在提供 IP 授權(quán)服務(wù)方面有著得天獨(dú)厚的優(yōu)勢(shì)。 Synopsys、Cadence 等公司將自己的 IP 集成在設(shè)計(jì)軟件中，進(jìn)一步增加了用戶黏性，也提高了行業(yè)壁壘。2019 年 Synopsys 公司的營(yíng)收中，IP 收入占比超過(guò)了 30%，IP 在EDA 軟件公司的營(yíng)收中越來(lái)越重要。八、 AI 技術(shù)如何助力 EDA？人工智能技術(shù)可深度學(xué)習(xí)整個(gè)芯片設(shè)計(jì)流程，大幅減少設(shè)計(jì)師的工作量以及提高 IC 設(shè)計(jì)效率，縮短芯片研發(fā)周期。機(jī)器學(xué)習(xí)在 EDA 的應(yīng)用可以分為四個(gè)方面：數(shù)據(jù)快速提取模型、布局中的熱點(diǎn)檢測(cè)、布局和線路、

44、電路仿真模型。人工智能可幫助 IC 設(shè)計(jì)師優(yōu)化布局布線，從而實(shí)現(xiàn)保證芯片性能的同時(shí)減小功耗與面積，或協(xié)助 IC 設(shè)計(jì)師開(kāi)發(fā)性能更高的終端產(chǎn)品。此外，人工智能可加速電路仿真過(guò)程并提出相應(yīng)建議，幫助設(shè)計(jì)師精準(zhǔn)決策，更智能化改善設(shè)計(jì)，進(jìn)一步減少設(shè)計(jì)迭代，縮短設(shè)計(jì)周期，加快產(chǎn)品上市速度。圖：利用現(xiàn)有設(shè)計(jì)中的時(shí)序數(shù)據(jù)來(lái)訓(xùn)練新的基于機(jī)器學(xué)習(xí)的時(shí)序模型第五章產(chǎn)業(yè)鏈構(gòu)成&市場(chǎng)空間一、產(chǎn)業(yè)鏈構(gòu)成芯片產(chǎn)業(yè)鏈包括芯片設(shè)計(jì)、晶圓制造、封裝、測(cè)試等環(huán)節(jié)。EDA 軟件位于芯片產(chǎn)業(yè)鏈最上游，扮演著非常重要的角色，廣泛應(yīng)用于芯片設(shè)計(jì)、芯片制造和芯片封測(cè)等環(huán)節(jié)，與裝備、材料一起構(gòu)成了集成電路的三大戰(zhàn)略支撐基礎(chǔ)。華大九天的董事長(zhǎng)劉偉平的話說(shuō)，“沒(méi)有 EDA，就沒(méi)有 IC”。二、市場(chǎng)空間半導(dǎo)體芯片有著超過(guò) 4000 億美元的市場(chǎng)，雖然 EDA 處于整個(gè)產(chǎn)業(yè)鏈的最上游，產(chǎn)業(yè)地位非常重要，但規(guī)模并不大，典型 “小而美”的行業(yè)，整個(gè)電子產(chǎn)業(yè)呈現(xiàn)倒金字塔結(jié)構(gòu)：根據(jù) ESD Alliance 數(shù)據(jù)，2019 年全球 EDA 市