脈沖寬度測(cè)量?jī)x

1、課程設(shè)計(jì)課 程 EDA技術(shù)課程設(shè)計(jì)題 目 脈沖寬度測(cè)量?jī)x院 系 電子科學(xué)學(xué)院專業(yè)班級(jí) 電子信息工程學(xué)生姓名學(xué)生學(xué)號(hào)指導(dǎo)教師目錄 TOC o 1-5 h z HYPERLINK l bookmark14 o Current Document 一、課程設(shè)計(jì)任務(wù)書(shū)1 HYPERLINK l bookmark28 o Current Document 二、總體設(shè)計(jì)思想2三、設(shè)計(jì)步驟和調(diào)試過(guò)程2四、設(shè)計(jì)電路圖6 HYPERLINK l bookmark51 o Current Document 五、實(shí)驗(yàn)調(diào)試結(jié)果6 HYPERLINK l bookmark55 o Current Document 六、結(jié)

2、論及心得體會(huì)6七、參考資料 7課程設(shè)計(jì)任務(wù)書(shū)課程EDA技術(shù)課程設(shè)計(jì)題日脈沖寬度測(cè)量?jī)x專業(yè)電子信息工程姓名 殷作鴻 學(xué)號(hào)200802000063主要任務(wù)：采用EDA技術(shù)，設(shè)計(jì)一個(gè)能測(cè)量脈沖信號(hào)寬度的系統(tǒng)。系統(tǒng)圖如下:基本要求：（1）脈沖信號(hào)寬度的測(cè)量精度為土 1ms。（2）脈沖信號(hào)寬度的測(cè)量范圍為010s。（3）調(diào)試過(guò)程中可以用按鍵模擬脈沖信號(hào)。（4）測(cè)量值用5位數(shù)碼管顯示（可以采用靜態(tài)顯示）。（5）輸入信號(hào)為標(biāo)準(zhǔn)TTL電平。（6）調(diào)試中既可以采用正脈沖，也可以采用負(fù)脈沖（任選其一）。（7）必須先進(jìn)行前仿真，并打印出仿真波形。（8）按要求寫(xiě)好設(shè)計(jì)報(bào)告（設(shè)計(jì)報(bào)告內(nèi)容包括：引言，方案設(shè)計(jì)與論證，總體

3、設(shè)計(jì)，各模塊設(shè)計(jì)，調(diào)試與數(shù)據(jù)分析，總結(jié)）。、總體設(shè)計(jì)思想1.基本原理根據(jù)設(shè)計(jì)要求，系統(tǒng)的輸入信號(hào)有：系統(tǒng)時(shí)鐘信號(hào)CLK,系統(tǒng)復(fù)位信號(hào)CLR, 脈沖輸入信號(hào)P_IN,計(jì)數(shù)輸出端當(dāng)檢測(cè)到P_IN端有脈沖輸入時(shí)檢測(cè)模塊就會(huì) 輸出1 ,否則為0 ,輸給計(jì)數(shù)模塊的EN端,當(dāng)各位累計(jì)到9時(shí),會(huì)向十位進(jìn)位，一 次類推到萬(wàn)位.最后由數(shù)碼管顯示脈沖的寬度(數(shù)碼管的讀數(shù)).2.設(shè)計(jì)框圖系統(tǒng)組成方框圖如下所示，它由外部輸入模塊、檢測(cè)模塊和顯示模塊三部分 組成。檢測(cè)模塊是整個(gè)系統(tǒng)的核心，它由計(jì)數(shù)模塊、控制模塊、計(jì)量模塊和譯碼顯示模塊構(gòu)成時(shí)鐘信號(hào)計(jì)數(shù)器檢測(cè)計(jì)數(shù)信號(hào)輸入脈沖清零復(fù)位系統(tǒng)框圖顯示二、設(shè)計(jì)步驟和調(diào)試過(guò)程1、總

4、體設(shè)計(jì)電路脈沖檢測(cè)模塊當(dāng)有檢測(cè)到P_IN端有脈沖輸入(P_IN=1)時(shí)，EN_OUT=1輸送到計(jì)數(shù) 器的EN端。計(jì)數(shù)模塊計(jì)數(shù)模塊是對(duì)檢測(cè)到的脈沖進(jìn)行計(jì)數(shù)，計(jì)算出脈沖的寬度。譯碼顯示模塊對(duì)輸入的脈沖寬度進(jìn)行顯示出來(lái)。三、模塊設(shè)計(jì)和相應(yīng)模塊程序檢測(cè)程序library ieee;use ieee.std_logic_1164.all;entity jiance isport(P_IN : in std_logic;EN_OUT: out std_logic);end jiance;architecture behave of jiance isbeginprocess (P_IN)beginif(P

5、_IN=1) then EN_OUT=1;-實(shí)現(xiàn)檢測(cè)，若有脈沖就輸出為1else EN_OUT=0;，否則為0end if;end process;end behave;計(jì)數(shù)程序library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity cout10 isport(EN:in std_logic;CLK:in std_logic;CLR:in std_logic;CQ:out std_logic;Qout:BUFFER std_logic_vector(3 downto 0) );end cou

6、t10;architecture art of cout10 isbeginU1:process(CLK,CLR,EN,QOUT)Beginif CLR=1 then Qout=0000;elsif CLKEVENT and CLK=1 then4if EN=1 thenif Qout=1001 then Qout=0000；else Qout=Qout+1；end if；end if ；end if ；if Qout=1001” thenCQ=1；elseCQ=0；end if；end PROCESS U1；end art；四、設(shè)計(jì)電路圖五、實(shí)驗(yàn)調(diào)試結(jié)果為驗(yàn)證所設(shè)計(jì)程序是否正確，將程序下載進(jìn)行硬件測(cè)試。在QuartusII開(kāi)發(fā) 環(huán)境中進(jìn)行管腳鎖定，連接好數(shù)碼管驅(qū)動(dòng)電路，然后將日標(biāo)文件下載到器件中。 經(jīng)過(guò)多次數(shù)據(jù)測(cè)試，顯示正常，基本實(shí)現(xiàn)本實(shí)驗(yàn)的要求。六、結(jié)論及心得體會(huì)這次的課程設(shè)計(jì)對(duì)于我來(lái)說(shuō)是畢業(yè)前的一次演練，從選題到畫(huà)出流程圖， 再到寫(xiě)出程序，不停的編不停的改不停的查資料直至最后完成，有問(wèn)題大 家都坐在一起討論，一起努力，一起攻克問(wèn)題。我想我們享受的就是這個(gè)過(guò)程， 而不僅僅只是結(jié)果。通過(guò)這次的設(shè)計(jì)，我知道了，在任何問(wèn)題面前，只要我們 努力，只要我們勇敢，我想，它們都