串行數據檢測器課程設計

1、 摘要分析了時序邏輯電路設計中的狀態(tài)化簡問題,指出了狀態(tài)化簡不會改變電路的邏輯功能,不可能使電路產生錯誤輸出。討論了串行數據檢測器的米里型電路設計和摩爾型電路設計,提出了一種在輸入數據穩(wěn)定的區(qū)段進行檢測、確定電路狀態(tài),在輸入數據改換為下一位時輸出狀態(tài)信息,確保系統(tǒng)正常工作的米里型電路設計方法,這種方法對米里型電路的設計有通用性。時序邏輯也叫時態(tài)邏輯(temporallogic)，是計算機科學里一個很專業(yè)很重要的領域。時序邏輯被用來描述為表現和推理關于時間限定的命題的規(guī)則和符號化的任何系統(tǒng)，主要用于形式驗證。20世紀60年代ArthurPrior提出介入的基于模態(tài)邏輯的特殊的時間邏輯系統(tǒng)，這一理

2、論后來被艾米爾伯努利等邏輯學家進一步發(fā)展。關鍵詞：串行數據檢測電路；邏輯電路；調試目錄TOC o 1-5 h z HYPERLINK l bookmark0 緒論1 HYPERLINK l bookmark2 設計方案2 HYPERLINK l bookmark4 電路的原理及其設計3 HYPERLINK l bookmark6 安裝與調試11 HYPERLINK l bookmark8 結論13 HYPERLINK l bookmark10 參考文獻14串行數據檢測電路的設計 1.緒論本次試驗所需要的選擇器有著很重要的應用意義。在當今社會各個領域都發(fā)揮著重要的作用，因為它能在觸發(fā)后產生相應的

3、反應，可以應用在報警器、搶答器等電子產品中，它為人們本次課設所設計的數據選擇器在現實生活中帶來許多方便之處。接收到本課設時想到的相關內容非常之多：首先是想到了是要有連續(xù)的序列脈沖信號輸入；其次是要進行以觸發(fā)器為基礎的同步時序電路設計或是以中大規(guī)模集成電路為基礎的時序電路的設計；最后還應檢測一下電路能否自啟動。若以X為輸入信號出現，Y為輸出信號出現時：以觸發(fā)器為基礎的同步時序電路設計，還要在原始狀態(tài)圖上補充X不是1111碼的各種輸入的對應狀態(tài)及其轉換關系，建立完整的原始狀態(tài)圖，然后進行狀態(tài)化簡，求觸發(fā)器的級數、類型以及驅動方程，最后畫出邏輯電路；以中大規(guī)模集成電路為基礎的時序電路設計，則需要將X

4、序列的串行碼按連續(xù)4位為1組轉換成并行碼，這樣就可以用組合電路檢測并行碼是否正好是1111。用移位寄存器可實現上述轉換。設計方案我們自己設計電路時，要要讓自己設計的電路力求簡單，自己反復思考，提升動手能力，加強團隊意識。一、邏輯抽象，得出電路的狀態(tài)轉換圖或狀態(tài)轉換表，就是要求實現的時序邏輯功能表示為時序邏輯函數，可以用狀態(tài)轉換表的形式，也可以用狀態(tài)轉換圖的形式。二、狀態(tài)化簡的目的就在于將等價狀態(tài)合并，以求得最簡單的狀態(tài)轉換圖。三、狀態(tài)分配又稱為狀態(tài)編碼。四、選定觸發(fā)器的類型，求出電路的狀態(tài)方程、驅動方程和輸出方程。五、根據得到的方程式畫出邏輯圖。六、檢查設計的電路能否自啟動。如果電路不能自動啟

5、動，則需要采取措施加以解決。一種解決方法是在電路開始工作時通過預置數將電路的狀態(tài)置成有效狀態(tài)循環(huán)中的某一種。另一種解決辦法是通過修改邏輯設計加以解決。電路原理及設計圖1.同步時序邏輯電路的設計過程時序邏輯電路設計的一般步驟是:邏輯抽象,畫出電路的原始狀態(tài)轉換圖、狀態(tài)轉換表。狀態(tài)化簡。狀態(tài)編碼(即二進制狀態(tài)分配),進而作出狀態(tài)轉移表。選定觸發(fā)器類型,求出電路的邏輯函數表示式(狀態(tài)方程、驅動方程和輸出方程)。畫出邏輯圖,檢測設計的電路能否自啟動。這種方法具有一般性,例1也是依此完成設計的。輸人數據為輸入變量，以X表示;檢測結果為輸出變量，以Y表示。設電路在輸入1個時的狀態(tài)為S。，輸入一個2以后的狀

6、態(tài)為S,連續(xù)輸入3個1以后的狀態(tài)為S?,連續(xù)輸入4個或4個以上1以后的狀態(tài)為S，同時輸出Y為高電平1。則電路的狀態(tài)轉換圖如圖1所3示。圖1原始狀態(tài)轉換圖圖2化簡后的狀態(tài)轉換圖S2和S3是等效狀態(tài),可以合并為一個狀態(tài)，化簡后的狀態(tài)轉換圖如圖2所示。所需觸發(fā)器個數為2,取觸發(fā)器狀態(tài)Q1Q0的00、01和10分別代表S、S和S，則有012Qn+1=XQ+XQ101Qn+1=XQQ=(XQ)Q+1Q010100選用J、K觸發(fā)器，則J1=XQoK1=XJ0=XQK=110電路的輸出方程為Y=XQ1由上所述，可畫出檢測電路的邏輯圖，如圖3所示。圖A.狀態(tài)轉換圖Sn/YSS1S2S30S/0S/0S/1S/

7、000301S/0S/0S/0S/01221表A.狀態(tài)轉換表卡諾圖：XqIQOQ1Q0/YSx00011110000/000/000/000/0101/010/011/111/0由圖A中可見，S4和S3在同樣的輸入下有同樣的輸出，而且轉向同樣的次態(tài)，因而S4和S3為等價狀態(tài)可以合并，將狀態(tài)轉換圖簡化為圖B的形式。需要強調的一點是每當電路轉換到次態(tài)時，輸入也必須同時轉換為下一個輸入狀態(tài)，否則將會把原來的輸入狀態(tài)當做下一個輸入狀態(tài)。而且，只有在這種條件下，才能將S4和S5兩個狀態(tài)合并化簡。因為電路工作過程中有四個狀態(tài)，所以需要用兩個觸發(fā)器的四種狀態(tài)組合表示，若以兩個觸發(fā)器狀態(tài)的00,01,10,1

8、1分別表示SO,SI,S2,S3，并以A表示輸入，以Y表示輸出，即可根據圖的狀態(tài)轉換圖列出電路的狀態(tài)轉換表。從表可畫出Q1*,Q0*,Y的卡諾圖，從從卡諾圖得到電路的狀態(tài)方程和輸出方程Q1*二AQ1+AQ0QO*二AQl+aqOY=AQ1QO若選用D觸發(fā)器組成該電路，則根據D觸發(fā)器的特性方程Q*=D，得到電路的驅動方程D1=AQ1+AQO在連接實物時我們用到與門，或門，D觸發(fā)器，下面是一些介紹。74LS08Vcc4B4A4Y3B,3A3Y_|141312f111098|Y=AB)I2輸入四正與非門74LS00|1匕34567|1AIB1Y2A2B2fYGNU11Iqji-TirunirkF-安

9、裝與調試D觸發(fā)器工作原理SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預置和清零端，低電平有效。當SD=1且RD=O時，不論輸入端D為何種狀態(tài)，都會使Q=0,Q非=1,即觸發(fā)器置0；當SD=O且RD=1時，Q=1，Q非=0,觸發(fā)器置1,SD和RD通常又稱為直接置1和置0端。我們設它們均已加入了高電平，不影響電路的工作。工作過程如下：1.CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸入信號D，Q5=D非,Q6=Q5非=。D觸發(fā)器原理2.當CP由0變1時觸發(fā)器翻轉。這時G3和G4打開，它們的輸入Q3

10、和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D，Q4=Q6非=。非。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3=D。3.觸發(fā)器翻轉后，在CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出Q3和Q4的狀態(tài)是互補的，即必定有一個是0,若Q3為0,則經G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在0狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用，故該反饋線稱為置0維持線，置1阻塞線。Q4為0時，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在1狀態(tài)的作用，稱作置1維持線；Q4輸出至G3輸入的

11、反饋線起到阻止觸發(fā)器置0的作用,稱為置0阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器?？傊?，該觸發(fā)器是在CP正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉，正跳沿后輸入即被封鎖,三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比,同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。功能描述5.結論本次課程設計，我所設計的是串行數據檢測電路。通過這次課程設計讓我了解了更多關于數電的知識，為今后的學習打下了堅實的基礎。這個電路設計是關于時序邏輯電路的設計。在時序邏輯電路的設計中,狀態(tài)化簡不會改變電路的邏輯功能,不可能使電路產生錯誤輸出。為保證串行數據檢測器可靠、正常地工作,可在一般設計方法的

12、基礎上,依具體情況靈活處時序邏輯電路簡稱時序電路。時序電路有兩大類：同步時序電路和異步時序電路。在同步時序電路中，有一個公共的時鐘信號，電路中各記憶元件受它統(tǒng)一控制，只有在該時鐘信號到來時，記憶元件的狀態(tài)才能發(fā)生變化，從而使時序電路的輸出發(fā)生變化，而且每來一個時鐘信號，記憶元件的狀態(tài)和電路輸出狀態(tài)才可能改變一次。如果時鐘信號沒有到來，輸入信號的改變不能引起電路輸出狀態(tài)的變化。在異步時序電路中，電路沒有統(tǒng)一的時鐘信號，各記憶元件也不受同一時鐘控制，電路的改變是由輸入信號引起的。本次課設設計的思想是設計設計一個串行數據檢測電路，當連續(xù)出現四個和四個以上的1時，檢測輸出信號為1，其余情況下的輸出信號為0?？偣灿辛鶄€步驟來設計，分別是原始狀態(tài)轉換圖、狀態(tài)轉換表；狀態(tài)化簡；狀態(tài)分配；選定觸