內(nèi)容數(shù)電第六章

1、Chapter 6 Sequential Logic Design PrinciplesDigital Design Pinciples and PracticesDigital Design Pinciples and PracticesLogic circuits are classified into two types（邏輯電路分為兩大類） Combinational Logic Circuit（組合邏輯電路） A combinational logic circuit is one whose outputs depend only on its current inputs. No

2、 feedback and memory circuit. Sequential Logic Circuit（時(shí)序邏輯電路） The outputs of a sequential logic circuit depend not only on the current inputs, but also on the past sequence of inputs, possibly arbitrarily far back in time. Have feedback and memory circuit. Basic Concepts 電路狀態(tài)轉(zhuǎn)換的時(shí)間和節(jié)奏可以靠時(shí)鐘（Clock）來控制

3、。 Clock Signal時(shí)間性、順序性、步調(diào)一致性是時(shí)序電路的重要特征。 How to realize Why do we come here together from all directions? Basic Concepts How to generate a Clock Signal LC Oscillator Crystal Oscillator Basic Concepts 時(shí)間性、順序性、步調(diào)一致性是時(shí)序電路的一個(gè)重要特征。 電路狀態(tài)轉(zhuǎn)換的時(shí)間和節(jié)奏靠時(shí)鐘（Clock）來控制。 Clock SignalA Clock Signal is Active High if sta

4、te changes occur at the clock Rising Edge or when the clock is High, and Active Low in the complementary case.(時(shí)鐘信號(hào)高電平有效是指在時(shí)鐘信號(hào)的上升沿或時(shí)鐘的高電平期間發(fā)生變化。時(shí)鐘信號(hào)低電平有效則相反) Basic Concepts 時(shí)間性、順序性、步調(diào)一致性是時(shí)序電路的一個(gè)重要特征。 電路狀態(tài)轉(zhuǎn)換的時(shí)間和節(jié)奏靠時(shí)鐘（Clock）來控制。 Clock SignalClock Period: The Time between Successive transitions in the

5、 same direction. （時(shí)鐘周期：兩次連續(xù)同向轉(zhuǎn)換之間的時(shí)間。）Clock Frequency: The Reciprocal of the Clock Period（時(shí)鐘頻率：時(shí)鐘周期的倒數(shù)。） Clock Tick: The First Edge of Pulse in a clock period or sometimes the period itself.（時(shí)鐘觸發(fā)沿：時(shí)鐘周期內(nèi)的第一個(gè)脈沖邊沿，或時(shí)鐘本身。）Duty Cycle: The Percentage of time that the clock signal is at its asserted level.

6、 （占空比：時(shí)鐘信號(hào)有效時(shí)間與時(shí)鐘周期的百分比。） Basic Concepts Basic Concepts X YCI COSX YCI COSX YCI COSC0S0S1SnX0 Y0X1 Y1Xn Yn串行加法器 C1C2思考：能否只用一片1位全加器進(jìn)行串行加法？C1S0X0 Y0C0X YCI COSC2S1X1 Y1C1反饋 利用反饋和時(shí)鐘控制 C3S2X2 Y2C2X YCI COSCi+1 Si Xi Yi Ci 時(shí)鐘控制節(jié)奏 需要具有記憶（存儲(chǔ)）功能的邏輯單元，能夠暫存運(yùn)算結(jié)果。 時(shí)鐘好辦，那如何實(shí)現(xiàn)存儲(chǔ)呢 暫存 X YCI COSX YCI COSX YCI COSC0S

7、0S1SnX0 Y0X1 Y1Xn Yn串行加法器 C1C2利用反饋和時(shí)鐘控制 所謂存儲(chǔ)，即輸入改變，而輸出可以保持不變。 Q Q_L 1 1 0 0 Q Q_L It has Two Stable State: Q = 1 ( HIGH ) and Q = 0 ( LOW ) 電路有兩種穩(wěn)定狀態(tài)：Q = 1 ( 高態(tài) ) 和 Q = 0 ( 低態(tài) ) 0 0 1 1 Bistable Elements Stable StateStable StateQ Q_L 1 1 0 0 Q Q_L 0 0 1 1 Bistable Elements When power is first applie

8、d to the circuit, it randomly comes up in one state or the other and stays there forever. ( 只要一接電源，電路就隨機(jī)進(jìn)入兩種狀態(tài)中的一種，并永久保持這一狀態(tài)。) 雙穩(wěn)電路（Bistable Circuit）實(shí)現(xiàn)了基本存儲(chǔ)功能。 Stable StateStable StateQ Q_L Bistable Elements When power is first applied to the circuit, it randomly comes up in one state or the other a

9、nd stays there forever. ( 只要一接電源，電路就隨機(jī)進(jìn)入兩種狀態(tài)中的一種，并永久保持這一狀態(tài)。) Q Q_L Feedback 存儲(chǔ)功能是通過反饋實(shí)現(xiàn)的 雙穩(wěn)電路（Bistable Circuit）實(shí)現(xiàn)了基本存儲(chǔ)功能。 Vin1 Vout1 Vin2 Vout2 Vout2 Vin2 = Vin2 = Vout2 穩(wěn)態(tài)(Stable) 亞穩(wěn)態(tài)(Metastable) Q Q_L Vin1 Vout1 Vin2 Vout2 Bistable Elements 橫、縱軸交換 重合 Random noise will tend to drive a circuit that

10、is operating at the Metastable point toward one of the Stable operating points. (隨機(jī)噪聲會(huì)驅(qū)動(dòng)工作于亞穩(wěn)態(tài)點(diǎn)的電路轉(zhuǎn)移到一個(gè)穩(wěn)態(tài)的工作點(diǎn)上去) 亞穩(wěn)態(tài)并非真正穩(wěn)定 Metastable Behavior （亞穩(wěn)態(tài)特性）Bistable Elements 所有的時(shí)序電路對(duì)亞穩(wěn)態(tài)都是敏感的 穩(wěn)態(tài) 穩(wěn)態(tài) 亞穩(wěn)態(tài) Q Q_L 0.5Vcc0.5Vcc0.5Vcc0.5VccLatches and Flip-Flops如何人為地控制雙穩(wěn)態(tài)之間的轉(zhuǎn)換 The basic building blocks of most Seq

11、uential Circuits. (此乃大多數(shù)時(shí)序電路的基本構(gòu)件)Q QN RS（1）S = R = 0 電路維持原態(tài) 0 0 Q QN 或非門 非門 Qn+1 = Qn QNn+1 = QNn 新態(tài) 原態(tài) 進(jìn)入鎖存狀態(tài) S-R Latch Latches（2）S = 0, R = 1 執(zhí)行清0：Qn+1=0 QNn+1=1 清0后，若S, R無效（=0） 鎖存器可鎖定0態(tài) Reset S-R Latch Q QN RS100 1 1 0XX X 表示任意值（0或1） Latches（3）S = 1, R = 0 執(zhí)行置1：Qn+1=1 QNn+1=0 置1后，若S, R無效（=0） 鎖存器

12、可鎖定1態(tài) Set S-R Latch Q QN RS011 0 0 1XX X 表示任意值（0或1） Latches（4）S = 1, R = 1 Qn+1=0 QNn+1=0 S-R Latch Q QN RS000 0 1 1XX當(dāng)S,R 同時(shí)無效(=0)時(shí) 可能進(jìn)入振蕩或亞穩(wěn)態(tài)！ 對(duì)噪聲敏感，狀態(tài)不確定！ Q QN 00 禁止！ 1100110000Latches不可靠, 須禁止 Q和QN不可能同時(shí)為1S QR QNLogic Symbol S QR QQQNRSResetSet(清0) (置1) 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0

13、100110*0*QnQn+1狀態(tài)轉(zhuǎn)移真值表 0 00 11 01 1S R維持原態(tài) 0 11 0 0* 0*Q QN Function Table Why? S-R Latch 不可靠, 須禁止 狀態(tài)圖 (State Diagram) 000111dd01 00 01 11 10QnSRQn+1Qn+1 = S + RQnSR = 0特征方程 (Characteristic Equation) 約束條件 01S=1,R=0S=0,R=1S=XR=0S=0R=X S-R Latch 不可靠, 須禁止 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0100

14、110*0*QnQn+1狀態(tài)轉(zhuǎn)移真值表 禁止的輸入可認(rèn)為永不出現(xiàn)，因此可任意假設(shè)其輸出，即任意項(xiàng)/無關(guān)項(xiàng)。 開始振蕩.S,R同時(shí)為1 tpw(min)0 00 11 01 1S R 維持原態(tài) 0 11 0 0* 0*Q QNSRQtpLH(SQ)tpHL(RQ)SRQQN S-R Latch 開始振蕩.最小脈沖寬度傳播延遲 即 保持時(shí)間動(dòng)作特點(diǎn) 輸入信號(hào)在有效電平期間內(nèi)，都能直接改變鎖存器的狀態(tài)（直接置位或復(fù)位觸發(fā)器）輸入端需遵守約束條件：S R = 0 抗干擾能力低當(dāng)S和R都有效(=1)，然后同時(shí)無效(=0)時(shí)S或R端輸入信號(hào)脈沖寬度過小時(shí)鎖存器進(jìn)入振蕩或亞穩(wěn)態(tài) S-R Latch Latc

15、hesDraw the Output Waveform of the S-R Latch. ExerciseSRQQN S-R Latch Latches S-R Latch S_L = R_L = 1Last Q, LAST QNS_L = 1, R_L = 0Q = 0, QN = 1S_L = 0, R_L = 1Q = 1, QN = 0S_L = R_L = 0Q=QN=1, 容易產(chǎn)生振蕩 S QR QLogic SymbolQ和QN不可能同時(shí)為01 11 00 10 0S_L R_L LAST Q LAST QN 0 1 1 0 1* 1* Q QNFunction Table 清

16、 0 置 1 不可靠 與非門更快 Latches約束條件： S_L + R_L = 1 當(dāng)S_L和R_L都有效(=0)，然后同時(shí)無效(=1)時(shí)， 將進(jìn)入振蕩或亞穩(wěn)態(tài)。 Qn+1 = S_L + R_LQnS_L+R_L = 1約束條件 填真值表，畫卡諾圖化簡(jiǎn)，可得到： 1 11 00 10 0S_L R_L LAST Q LAST QN 0 1 1 0 1* 1* Q QNFunction Table 清 0 置 1 不可靠 特征方程 (Characteristic Equation) S-R Latch Latches0 X X1 0 01 0 11 1 01 1 1C S R 維持原態(tài) 維

17、持原態(tài) 0 11 0 1* 1*Q QNFunction Table(1) C = 0時(shí)：維持原態(tài) (2) C = 1時(shí)：與S-R鎖存器相似 注意：當(dāng)S=R=1時(shí)，若C由10時(shí)， 將進(jìn)入不定狀態(tài) 。S-R Latch約束條件：S R = 0 S-R Latch with Enable LatchesSCRQQ Logic Symbol S-R Latch S-R Latch with Enable Qn+1 = CS + (R+C)QnSR = 0 約束條件 填真值表，畫卡諾圖化簡(jiǎn)可得： Qn+1 = S + RQn (當(dāng)C=1) 特征方程 (Characteristic Equation)

18、Latches0 X X1 0 01 0 11 1 01 1 1C S R 維持原態(tài) 維持原態(tài) 0 11 0 1* 1*Q QNFunction Table動(dòng)作特點(diǎn)：輸入信號(hào)在時(shí)鐘（使能端）有效期間，都能直接改變觸發(fā)器的狀態(tài)。 QSRC S-R Latch with Enable 動(dòng)作特點(diǎn) LatchesD = 1時(shí)，Q = 1C = 0，Date input ENABLECLK、G輸出狀態(tài)保持不變 輸出隨輸入狀態(tài)而改變 C = 1，D = 0時(shí)，Q = 0Q = D透明鎖存器 C D Q QN 1 0 0 1 1 1 1 0 0 X 保 持 Function Table D QC QLogi

19、c Symbol S-R Latch with EnableC Q QN S R D D Latch Latches01D=1 D=0 D=1 D=0 0 1 D 0 1 Qn+1 狀態(tài)轉(zhuǎn)移真值表 C = 1 狀態(tài)圖 (State Diagram) Qn+1 = CD + CQn Qn+1 = D (當(dāng)C=1) D Latch 填真值表，畫卡諾圖化簡(jiǎn)可得： Latches C D Q QN 1 0 0 1 1 1 1 0 0 X 保 持 Function Table QDC tpLH(CQ)tpHL(DQ)tpLH(DQ) tpHL(CQ)在C的下降沿附近有一個(gè)時(shí)間窗 這段時(shí)間內(nèi)D輸入一定不能變化 tholdHold Time (保持時(shí)間) D鎖存器的時(shí)序圖 D Latch tsetupSetup Time (建立時(shí)間) tp: 傳播延遲