2017年生電子設(shè)計(jì)準(zhǔn)備07芯片篇基于adf

1、基于 A360_4 鎖相頻率器的混頻器本振源電路鎖相(Phase Lock)技術(shù)是一種相位負(fù)反饋頻率控制技術(shù)，該技術(shù)在鎖定時(shí)無剩余頻差，并具有良好的窄帶載波性能和帶寬調(diào)制性能，而且對(duì)相位噪聲和雜散也具有很好的抑制作用。因此，通過鎖相頻率技術(shù)實(shí)現(xiàn)的頻率源已在通信、電視等領(lǐng)域得了廣泛應(yīng)用。本文介紹的 ADl 公司的 A 360 系列就是用于無線通信射頻系統(tǒng)(GSM，DECT，PCS，WCDMA。 )和 WLAN 混頻電路的一款性價(jià)比很高，且應(yīng)用范圍較廣的鎖相。1 A 360_4 的性能特點(diǎn)A 360_4 豐要由數(shù)字鑒相器、電荷泵、R 分頻器、A，B 計(jì)數(shù)器及雙模前置 PP+1 分頻器等組成。數(shù)字鑒

2、相器對(duì) R 計(jì)數(shù)器與 N 計(jì)數(shù)器的輸出信號(hào)進(jìn)行相位比較，得到一個(gè)誤差電壓。14bit 可編程參考R 分頻器對(duì)外部晶振分頻后得到參考頻率。該器件可以通過可編程 6 位 A 計(jì)數(shù)器、13 位B計(jì)數(shù)器及雙模前置分頻器(PP+1)來共同完成主分頻比 N (N=BP+A)。因此，設(shè)計(jì)時(shí)只需外加環(huán)路濾波器，并選擇合適的參考值，即可獲得穩(wěn)定的頻率輸出，其輸出頻率為：f0=fvco=N (fiR)式中，fi 為參考頻率，它可由高穩(wěn)定度晶體振蕩器提供。而其鑒相頻率 fr 為：fr=fiR其中，fi 應(yīng)小于 8 MHz。A 360_4 是ADI 公司生產(chǎn)的的高性能鎖相頻率，主要用于無線發(fā)射機(jī)和中為上下變頻提供本振

3、信號(hào)。該器件的主要特點(diǎn)如下：(1)該器的輸出頻率范圍為 14501750MHz；并可選擇二分頻。選擇二分頻時(shí)，可輸出 725875 MHz 的頻率信號(hào)；(2)工作電壓為 33.6 V；(3)器的輸出信號(hào)的功率可控制范圍為-13-4 dbm；(4)可編程雙模前置分頻器的分頻比為 89、1617、3233 等；(5)能夠進(jìn)行模擬和數(shù)字鎖定檢測(cè)；(6)集成又 VCO。A 360_4 是一款雙模前置分頻型單環(huán)頻率器，該器件可在不改變頻率分辨率的同時(shí)，有效地提高頻率器的輸山頻率。圖 1 所示是一個(gè)雙模前置型鎖相頻率器的工作原理方框圖。在圖 1 所示的器件結(jié)構(gòu)中， (P+1)P 為高速雙模前置分頻器，其分

4、頻模數(shù)為 P+1 和 P，此外，系統(tǒng)中的 A 為脈沖吞咽可編程計(jì)數(shù)器；B 為主可編程計(jì)數(shù)器；MC 為?？刂七壿嬰娐?。雙模前置分頻器通常只有兩個(gè)計(jì)數(shù)工作模式，但工作時(shí)只要一個(gè)模控制信號(hào)就可以實(shí)現(xiàn)簡(jiǎn)單的換模計(jì)數(shù)工作，而不需要采用類似可編程分頻器那樣復(fù)雜的預(yù)置操作，因而其工作頻率可以做得像固定分頻器那樣高。事實(shí)上，雙模前置分頻器可以很好地解決固定前置分頻器提高輸出頻率 f0和降低頻率分辨率f 0 的。2 A 360_4 的應(yīng)用電路利用鎖相環(huán)頻率器件設(shè)計(jì)的本振源能為混頻電路提供良好的本振載波。圖 2 所示是利用 A 60_4 作為混頻器本振源的具體電路。電路中的外部晶振為 20 MHz 的高穩(wěn)定度晶體

5、振蕩器。該電路可將來自 AP 的 2.4 GHz 信號(hào)下變換到 950MHz，以供 WLAN 中的混頻器使用，并最終使信號(hào)可以在特定的電纜上傳輸。本電路用 A 360_4 來產(chǎn)生 1.5 GHz 的本地振蕩信號(hào)(LO)。電路中的晶體振蕩器不僅要給 A360_4 提供參考頻率，還要給控制 A 360_4 的FPGA提供時(shí)鐘。使用時(shí)，該晶振應(yīng)接到 A 360_4 的參考時(shí)鐘輸入引腳 CLK_ref，且其電荷泵輸出引腳 CP(ChargePump)與 VCO 輸出引腳VTUNE 之間還應(yīng)接入環(huán)路濾波電路。圖 3 所示是一個(gè)三階環(huán)路濾波電路，在該電路中， D 的相位檢測(cè)頻率 fr 為 200 kHz，

6、相位裕量為 P。由于系統(tǒng)外接的晶體振蕩器的頻率源為 20 MHz，所以，可以據(jù)此計(jì)算出其參考分頻比 R 為 100。事實(shí)上，在設(shè)計(jì)時(shí)，可以利用 ADI 公司提供的 ADIsimPLL 工具計(jì)算出三階環(huán)路濾波器的元件參數(shù)如下：R1=9.46 k，C1=173 ，C2=2.36 nF，R2=19.3 k，C3=79 。3 A 360_4 的 FPGA 初始化每次給 A 360_4 加電時(shí)，都必須給數(shù)字寄存器寫入一定的值才能獲得需要的本振輸出。而每次掉電后，原來寫入數(shù)字寄存器的值也隨之。所以，設(shè)計(jì)時(shí)可用 FPGA 控制板來寫入數(shù)據(jù)。FPGA 可選用 ALTERA 公司的 EP1C3T100C6，同時(shí)

7、也可以外接 20MHz 的石英晶振來為其提供時(shí)鐘。FPGA 板上設(shè)置的 5 個(gè)按鍵分別為 RESET(復(fù)位鍵)、CE(使能鍵)、R (R 輸入鍵)、C(C 輸入鍵)和 N(N 輸入鍵)。EP1C3T100C6 的雙向 IO 口77、78、79 分別接 A 360_4 的LE、DLK，其中 CLK 為串行時(shí)鐘輸入，DATA 為串行數(shù)據(jù)輸入，LE 為加載使能，該位為邏輯“1”時(shí)表示加載，LE 由FPGA 板子上的CE 使能鍵控制。每次加載數(shù)據(jù)時(shí)。應(yīng)先按 RESET 鍵復(fù)位，然后按CE 使能鍵。這樣，當(dāng) FP-GA 板和A 360_4 連通后，即可傳輸數(shù)據(jù)，然后依次按 R、C、N 以使數(shù)據(jù)依次寫入。

8、數(shù)據(jù)輸入時(shí)，首先由 DATA 在每個(gè)CLK 的上升沿從 MSB(最高有效位)開始依次寫入 24 位移位寄存器中的數(shù)據(jù)并鎖存到目標(biāo)寄存器，然后再進(jìn)行下一個(gè)目標(biāo)寄存器的初始化。目標(biāo)寄存器的選擇可由移位寄存器中的最末兩位 DB1 和DB0 來決定。對(duì)寄存器賦值的順序?yàn)?R-C-N。而且C 和N 寄存器的賦值間隔應(yīng)大于 5 ms。圖 4 所示為其數(shù)據(jù)寫入時(shí)序圖。本系統(tǒng)的數(shù)據(jù)輸入控制程序可用 Verilog 吾言編寫，同時(shí)可在 Quartus6.0 下編寫編譯并配置管腳。由于本系統(tǒng)的源程序很大，限于篇幅，這里只給出 R 寄存器賦值的部分代碼：4 結(jié)束語利用鎖相頻率A 360_4 可為混頻電路設(shè)計(jì)本振信號(hào)源。本文給出了用 A