多通道數(shù)據(jù)分時傳送系統(tǒng)

1、多通道數(shù)據(jù)分時傳送系統(tǒng)設(shè)計實驗組員： 張亞輝2807101019楊海龍 2807101010馬騰達 2807101024老師： 姜書艷日期:2 0 1 0年6月1 5日摘要:多通道數(shù)據(jù)分時傳送系統(tǒng)原理是，通過數(shù)據(jù)選擇器將并行數(shù)據(jù)分時一一送生，再通過數(shù)據(jù)分配器（用譯碼器實現(xiàn)）將接收到的串行數(shù)據(jù)分配到其各個相應(yīng)的輸由端口，從而恢復(fù)原來的并行數(shù)據(jù).關(guān)鍵字：計數(shù)器，數(shù)據(jù)選擇器（并行數(shù)據(jù)），數(shù)據(jù)分配器（并 行數(shù)據(jù)），輸由端口課程設(shè)計題目：設(shè)計一個多通道數(shù)據(jù)分時傳送系統(tǒng)，數(shù)據(jù)分配器選用74154,為416線譯碼器，數(shù)據(jù)選擇器選用 74151,為8選1數(shù)據(jù)選擇器。具體要求：1）列出真值表；2）畫出邏輯圖；3

2、）試用Verilog HDL進行仿真；原理：多路選擇器：以用于選擇發(fā)往總線的n個數(shù)據(jù)源之一，即從多路信號中選擇一路信號輸出。多路分配器：可以用于把總線數(shù)據(jù)送到m個目的地之一，即將總線數(shù)據(jù)傳送到所選擇的輸出端口。1、真值表：輸 入并行輸出串行輸出ABCDEFGH12345678Ya b c d e f g haOOOOOOOaObOOOOOObOOcOOOOOcOOOdOOOOdOOOOeOOOe0 0 0 0 0 fo 0f000000g0g0000000hh2、邏輯圖:方框圖圖前直言想曲+|）511 Fie 的 5aM幻乎 5箱方即如怖憫*函呻巾 _工工Ou=kE蟲00卷/而而息,陰口04十

3、三* Ml -瓦二.I74161n=o=IH時 ULTFlE延 R原理:74163實現(xiàn)模8的計數(shù)器，QA QB QC三個輸由分別輸由 0 00,0 0 1,0 1 0,0 1 1 ,0 0 0 0 0 1 1 1 o控制多路復(fù)用器和譯碼器的輸由，多路復(fù)用器實現(xiàn) D0,D1,D2.D7的串行輸由，譯碼器實現(xiàn)Q0,Q1,Q2：.Q7的并行輸由，3、Verilog仿真結(jié)果（仿真圖）：| 卑u$H FTiaiplus2yi 球1把 Waweform Zilpr!亍拓Fie Edit View Nodt 昌&魏卜 Ulif也 口陣m Widow Hdp_ 自 工匚岳當(dāng)* g 腕心H國且總鼻閡修 的傅電，

4、就受即.眠口Start國國小|生1州| End圍日幽Ng mekvlflivai W 近-K* S_ _ _ _ _ _ _ _ _ 1嗎D的_FlTTTTTTTTTTTTTTTTmrtrTTTTTTTTTTTTTTTTTTer吐 411 3|d|7 0|由如果輸入ABCDEFGH00101011則串行輸出YY00101011說明輸入信號A B CDEFG H分時從Y輸出，即實現(xiàn)了數(shù)據(jù)的分時 傳送。1234567800000000000000000010000000000000000010000000000000000010000000011 2 3 4 5 6 7 8輸出則實現(xiàn)了并行輸出二、總結(jié)：通過對多通道數(shù)據(jù)分時傳送系統(tǒng)的設(shè)計與仿真，可以加深對組合邏輯電路和 Verilog HDL仿真軟件的了解，在邏輯圖的設(shè)計 中我們先把模型簡化為數(shù)據(jù)選擇器，數(shù)據(jù)分配器，輸出端3個部