eda技術(shù)實(shí)用教程vhdl課件第1章概述

1、EDA技術(shù)實(shí)用第1章概述1.1EDA技術(shù)及其發(fā)展 EDA (Electronic Design Automation)20世紀(jì)70年代20世紀(jì)80年代20世紀(jì)90年代21世紀(jì)后1.2EDA技術(shù)實(shí)現(xiàn)目標(biāo)1.2EDA技術(shù)實(shí)現(xiàn)目標(biāo)1. 可編程邏輯器件FPGA/CPLD2. 半定制或全定制ASIC（1）門陣列ASIC（2）標(biāo)準(zhǔn)單元ASIC（3）全定制3. 混合ASIC1.2EDA技術(shù)實(shí)現(xiàn)目標(biāo)1. 可編程邏輯器件FPGA/CPLD2. 半定制或全定制ASIC（1）門陣列ASIC（2）標(biāo)準(zhǔn)單元ASIC（3）全定制3. 混合ASIC1.3硬件描述語(yǔ)言VHDLVerilog HDLSystemVerilogS

2、ystem C1.4HDL綜合1.4HDL綜合1.5基于HDL的自頂向下設(shè)計(jì)方法1.6EDA技術(shù)的優(yōu)勢(shì)（1）大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。（2）有各類庫(kù)的支持。（3）極大地簡(jiǎn)化了設(shè)計(jì)文檔的管理。（4）日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。（5）設(shè)計(jì)者擁有完全的權(quán)，再無(wú)受制于人之虞。（6）良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。（7）能將所有設(shè)計(jì)環(huán)節(jié)納入的自頂向下的設(shè)計(jì)方案中。（8）在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，在各個(gè)設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整全面的測(cè)試。1.7EDA設(shè)計(jì)流程1.7 EDA設(shè)計(jì)流程1.7.

3、1 設(shè)計(jì)輸入（原理圖HDL文本編輯）原理圖輸入狀態(tài)圖輸入波形圖輸入1. 圖形輸入2. HDL文本輸入1.7EDA設(shè)計(jì)流程1.7.2綜合1.7.3適配1.7.4時(shí)序仿真與功能仿真1.7.5編程1.7.6硬件測(cè)試1.8ASIC及其設(shè)計(jì)流程1.8ASIC及其設(shè)計(jì)流程1.8.1 ASIC設(shè)計(jì)簡(jiǎn)介1.8ASIC及其設(shè)計(jì)流程1.8.2 ASIC設(shè)計(jì)一般流程簡(jiǎn)述1.9常用EDA工具1.9.1設(shè)計(jì)輸入編輯器1.9.2HDL綜合器Synopsys 公司的Synplify Pro綜合器。Synopsys 公司的DC-FPGA綜合器。Mentor的Leonardo Spectrum綜合器和PreciRTL Synt

4、hesis綜合器。1.9常用EDA工具1.9.3仿真器VHDL仿真器。Verilog HDL仿真器。Mixed HDL仿真器（混合HDL仿真器，同時(shí)處理 Verilog HDL、SystemVerilog與VHDL）。其他HDL仿真器。1.9.4適配器1.9.5器1.10Quartus II簡(jiǎn)介1.11IP 核軟IP是用Verilog/VHDL等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。固IP是完成了綜合的功能塊。硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。1.12EDA技術(shù)發(fā)展趨勢(shì)（1）超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（Deep-Submicron）工

5、藝，在一個(gè)能。由于工藝線寬的不斷減小，在半導(dǎo)體材料上的許多寄生效應(yīng)已經(jīng)不能簡(jiǎn)單地被忽略。這就對(duì)EDA工具提出了更高的要求，同時(shí)也使得IC生產(chǎn)線的投資更為巨大。這一變化使得可編程邏輯器件開始進(jìn)入傳統(tǒng)的ASIC市場(chǎng)。市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，從而對(duì)系統(tǒng)的集成度不斷提出更高的要求。同時(shí)，設(shè)計(jì)的速度也成了一個(gè)產(chǎn)品能否成功的關(guān)鍵因素，這促使EDA工具和IP核應(yīng)用更為廣泛。高性能的EDA工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度不斷上完成系統(tǒng)級(jí)的集成已成為可提高，為系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。（5）計(jì)算機(jī)硬件基礎(chǔ)。性能大幅度提高，為復(fù)雜的SoC設(shè)計(jì)提供了物理思考題1-1 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)關(guān)系？FPGA在ASIC設(shè)計(jì)中用途？1-2描述語(yǔ)言相比，VHDL與特點(diǎn)？1-3么？綜合？有哪些類型？綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什1-4在EDA技術(shù)中，自頂向下的