數(shù)字電路課件教案5(小測驗答案)

1、第四章復(fù)習(xí) 第一大重點：基本概念1、 邏輯電路分類： 組合邏輯電路 時序邏輯電路2、組合邏輯電路的特點： 動作特點：每一時刻的輸出僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)； 電路結(jié)構(gòu)特點：不包含記憶單元（或存儲單元。） 第二大重點：組合邏輯電路的分析步驟：根據(jù)電路寫出輸出表達(dá)式化簡（為使寫真值表簡單）寫出真值表說明功能。 第三大重點：組合邏輯電路的設(shè)計設(shè)計：已知實際邏輯問題求實現(xiàn)該邏輯功能的最簡邏輯電路步驟：實際邏輯問題邏輯抽象邏輯真值表邏輯函數(shù)式根據(jù)要求選定所用器件：1、若選用SSI，化簡函數(shù)變換函數(shù)畫出實現(xiàn)電路；2、若選用MSI，變換函數(shù)畫出實現(xiàn)電路。邏輯抽象任務(wù):1、 分析事件的因果關(guān)

2、系，確定輸入變量和輸出變量；2、 定義邏輯狀態(tài)的含義：用0或1表示輸入和輸出的不同狀態(tài)；3、 根據(jù)給定的因果關(guān)系列出邏輯真值表。 第四大重點：重要中規(guī)模器件及應(yīng)用 譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，注意字符顯示譯碼器與字符顯示器的正確連接。 二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項（或最小項的反函數(shù)），而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由n位二進(jìn)制譯碼器加上合適的門電路即可實現(xiàn)任何形式輸入變量數(shù)不大于n的組合邏輯函數(shù)。 一、譯碼器 數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址代碼組合決定。 數(shù)據(jù)選擇器具有

3、標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項，并且一般情況下，Di可以當(dāng)作一個變量處理。例，八選一數(shù)據(jù)選擇器的表達(dá)式為： 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器確定地址變量對比要實現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達(dá)式，求Di畫連線圖。 二、數(shù)據(jù)選擇器三、加法器1、若輸出能化成輸入變量與常量相加，則可用加法器實現(xiàn)； 對兩個1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。 對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。加法器除用來實現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計代碼轉(zhuǎn)換電路、二進(jìn)制減法器和

4、十進(jìn)制加法器等。2、若輸出能化成輸入變量與另一組變量相加，也可用加法器實現(xiàn)； 3、二進(jìn)制減法運算也可用加法器實現(xiàn)，注意進(jìn)位端轉(zhuǎn)換為借位端的方法。 第二次小測驗試題一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實現(xiàn)邏輯函數(shù)：二、設(shè)計一個組合邏輯電路，輸入是2個2位的二進(jìn)制數(shù)，輸出是此二數(shù)的乘積，要求：1、列出真指表，求出邏輯表達(dá)式；2、用低電平有效的4/16線譯碼器實現(xiàn)。（可附加必要的門電路）三、試用一片四位二進(jìn)制全加器及最少的與非門，將8421BCD碼轉(zhuǎn)換為2421BCD碼。 2421BCD的排列順序見課本P13頁。第二次小測驗試題答案解：1、 8選1數(shù)據(jù)選擇器74HC151的輸出表達(dá)

5、式為：2、一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實現(xiàn)邏輯函數(shù)：3、令4、實現(xiàn)電路為：二、設(shè)計一個組合邏輯電路，輸入是2個2位的二進(jìn)制數(shù)，輸出是此二數(shù)的乘積，要求：1、列出真指表，求出邏輯表達(dá)式；2、用低電平有效的4/16線譯碼器實現(xiàn)。（可附加必要的門電路）解：1、設(shè)兩個二進(jìn)制數(shù)分別為AB、CD，輸出為Z4Z3Z2Z1，則根據(jù)題意得真值表為：ABCDZ4Z3Z2Z1ABCDZ4Z3Z2Z10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0

6、10 0 1 00 0 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0

7、 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1Z4Z3Z2Z1ABCDZ4Z3Z2Z1ABCD實現(xiàn)電路為：A3A2A1A0Y3Y2Y1Y0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1B3B2B1B00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 1 1 00 1 1 00 1 1 00 1 1 00 1 1 0三、試用一片四位二進(jìn)制全加器及最少的與非門，將8421BCD碼轉(zhuǎn)換為2421BCD碼。被加數(shù)和加數(shù)？解：列出真值表如圖。B3=B0=0利用