存儲(chǔ)器及其接口技術(shù)

1、關(guān)于存儲(chǔ)器及其接口技術(shù)第1頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四5.1 存儲(chǔ)器分類一、概述 存儲(chǔ)器是計(jì)算機(jī)系統(tǒng)中具有記憶功能的部件，它是由大量的記憶單元(亦稱基本的存儲(chǔ)電路)組成的，用來存放用二進(jìn)制數(shù)表示的程序和數(shù)據(jù)。 按存儲(chǔ)器在計(jì)算機(jī)系統(tǒng)中的位置，存儲(chǔ)器可分為兩大類：內(nèi)存、外存。 內(nèi)存：存儲(chǔ)當(dāng)前運(yùn)行所需的程序和數(shù)據(jù)。CPU可以直接訪問并與其交換信息，容量小，存取速度快。 外存：存儲(chǔ)當(dāng)前不參加運(yùn)行的程序和數(shù)據(jù)。CPU不能直接訪問，需配備專門設(shè)備才能進(jìn)行交換信息，容量大，存取速度慢。第2頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四速度快 容量小速度慢 容量大寄存

2、器內(nèi)部Cache外部Cache主存儲(chǔ)器輔助存儲(chǔ)器大容量輔助存儲(chǔ)器圖 微機(jī)存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)CPU 計(jì)算機(jī)系統(tǒng)中的存儲(chǔ)系統(tǒng)采用快慢搭配方式，具有層次結(jié)構(gòu)，如下圖所示。第3頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四二、半導(dǎo)體存儲(chǔ)器的分類 (一)按存儲(chǔ)器制造工藝分類 雙極型存儲(chǔ)器： 包括TTL(晶體管-晶體管邏輯)存儲(chǔ)器、ECL(射極耦合邏輯)存儲(chǔ)器、I2L(集成注入邏輯)存儲(chǔ)器等。特點(diǎn)：存取速率高，通常為幾納秒(ns)甚至更短，集成度比MOS型低，功耗大，成本高。 MOS(金屬氧化物)型存儲(chǔ)器： 分為CMOS型、NMOS型、HMOS型等多種。特點(diǎn)：制造工藝簡單，集成度高，功耗低，價(jià)

3、格便宜，但速率比TTL型要低。(二)從應(yīng)用的角度分類 RAM（隨機(jī)讀取存取器）、ROM（只讀存儲(chǔ)器）第4頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四1.SRAM(Static RAM)：靜態(tài)RAM，其基本存儲(chǔ)電路由雙穩(wěn)態(tài)觸發(fā)器構(gòu)成，每一個(gè)雙穩(wěn)態(tài)元件存放1位二進(jìn)制數(shù)，只要不掉電，信息就不會(huì)丟失，不需要刷新電路。2.DRAM(Dynamic RAM)：動(dòng)態(tài)RAM，其基本存儲(chǔ)電路為單管動(dòng)態(tài)存儲(chǔ)電路，需要刷新電路。3.NVRAM(Non Volatile RAM)：非易失性RAM，它由SRAM和EEPROM組成，正常工作時(shí)SRAM保存信息，在掉電瞬間，把SRAM中的信息寫入EEPROM中

4、，從而使信息不會(huì)丟失。4.PSRAM(Pseudo Static RAM)：偽靜態(tài)讀寫存儲(chǔ)器。是片內(nèi)集成了動(dòng)態(tài)刷新電路的動(dòng)態(tài)存儲(chǔ)器，使用時(shí)不再專門配置刷新電路，可作為一個(gè)靜態(tài)RAM使用。5.MPRAM(Multiport RAM)：多端口RAM，有多個(gè)端口，每個(gè)端口可對RAM進(jìn)行獨(dú)立地讀寫操作。6.FRAM(Ferroelectric RAM)：鐵電介質(zhì)讀寫存儲(chǔ)器，是一種新型的非易失性存儲(chǔ)器，寫入速度非?？?。(三)隨機(jī)存儲(chǔ)器RAM(Random Access Memory)第5頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(1)掩膜工藝ROM(Masked ROM) 這種ROM是芯

5、片制造廠根據(jù)ROM要存儲(chǔ)的信息，設(shè)計(jì)固定的半導(dǎo)體掩膜版進(jìn)行生產(chǎn)的。一旦制出成品之后，其存儲(chǔ)的信息即可讀出使用，但不能改變。這種ROM常用于批量生產(chǎn)，生產(chǎn)成本比較低。微型機(jī)中一些固定不變的程序或數(shù)據(jù)常采用這種ROM存儲(chǔ)。 (2)PROM(Programmable ROM) 可編程只讀存儲(chǔ)器。允許用戶利用專門設(shè)備對其寫入數(shù)據(jù)或程序(稱為對存儲(chǔ)器編程)，但是只能寫入一次。編程之后，信息就永久性地固定下來，用戶只可以讀出和使用，不能改變其內(nèi)容。 (3)OTPROM(One Time Programmable ROM) 一次編程只讀存儲(chǔ)器。與PROM一樣可編程一次，但是采用了EPROM技術(shù)生產(chǎn)，可靠性高

6、，沒有石英玻璃窗口。(四) 只讀存儲(chǔ)器ROM(Read Only Memory)第6頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(4)EPROM(Erasable Programmable ROM) 可擦去重寫的PROM。允許將其存儲(chǔ)的內(nèi)容采用紫外線照射擦去，然后重新對其進(jìn)行編程，寫入新的內(nèi)容。擦去和重新編程可以多次進(jìn)行。所寫入的內(nèi)容可以長期保存下來(一般均在10年以上)，不會(huì)因斷電而消失。如下圖所示： (5)EEPROM(Electrically Erasable Programmable ROM) 電可擦除可編程只讀存儲(chǔ)器，也稱為E2PROM。EEPROM是一種采用電氣方法在

7、線擦除和再編程寫入的只讀存儲(chǔ)器。其外觀如上圖所示。第7頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 (6)Flash Memory 快擦寫可編程只讀存儲(chǔ)器，簡稱為閃存(閃速存儲(chǔ)器)。可以用電氣方法快速擦寫存儲(chǔ)單元的內(nèi)容，類似于EEPROM。既具有SRAM的讀寫功能和較快速率，又具有ROM斷電后信息不丟失的特點(diǎn)。主板上BIOS和USB閃存盤上的Flash Memory芯片，如圖下所示。第8頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四1.存儲(chǔ)容量一個(gè)半導(dǎo)體存儲(chǔ)器芯片的存儲(chǔ)容量指存儲(chǔ)器可存放的二進(jìn)制信息量。其表示方式一般為： 芯片容量=芯片的存儲(chǔ)單元數(shù)每個(gè)存儲(chǔ)單元的位數(shù)例

8、如：6264靜態(tài)RAM的容量為8K8bit，即它具有8K個(gè)單元(1K1024)，每個(gè)單元存儲(chǔ)8bit(一個(gè)字節(jié))數(shù)據(jù)。動(dòng)態(tài)RAM芯片NMC41257的容量為256K1bit。在構(gòu)成微型計(jì)算機(jī)內(nèi)存系統(tǒng)時(shí)，可以根據(jù)要求加以選用。當(dāng)計(jì)算機(jī)的內(nèi)存確定后，選用容量大的芯片可以少用幾片，這樣不僅使電路連接簡單，而且使功耗和成本都可以降低。 三、半導(dǎo)體存儲(chǔ)器的主要技術(shù)指標(biāo)第9頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四2.存取時(shí)間存取時(shí)間TAC(Access Time)就是存取芯片中某一個(gè)單元的數(shù)據(jù)所需要的時(shí)間，即CPU給出內(nèi)存地址信息后，到取出或者寫入有效數(shù)據(jù)所需要的時(shí)間。 器件手冊上給出的

9、存儲(chǔ)器芯片的存取時(shí)間參數(shù)一般為上限值，稱為最大存取時(shí)間。CPU在讀/寫RAM時(shí)，它提供給RAM芯片的讀/寫時(shí)間必須比RAM芯片所要求的存取時(shí)間長，如果不能滿足這一點(diǎn)，則微型機(jī)無法正常工作。3.功耗使用功耗低的存儲(chǔ)器芯片構(gòu)成存儲(chǔ)系統(tǒng)時(shí)，不僅可以減少對電源容量的要求，而且還可提高存儲(chǔ)系統(tǒng)的可靠性。 第10頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四4.可靠性微型計(jì)算機(jī)要正確地運(yùn)行，要求存儲(chǔ)器系統(tǒng)具有很高的可靠性，因?yàn)閮?nèi)存的任何錯(cuò)誤都可能使計(jì)算機(jī)無法工作。而存儲(chǔ)器的可靠性直接與構(gòu)成它的芯片有關(guān)。 存儲(chǔ)器的可靠性用平均無故障時(shí)間MTBF來表征，它表示兩次故障之間的平均時(shí)間間隔，MTBF越

10、長，其可靠性越高。目前所用的半導(dǎo)體存儲(chǔ)器芯片平均無故障時(shí)間MTBF大概為51061108小時(shí)。5.性能/價(jià)格比“性能”主要包括存儲(chǔ)容量、存取周期和可靠性。構(gòu)成存儲(chǔ)系統(tǒng)時(shí)，在滿足性能要求的情況下，應(yīng)盡量選擇價(jià)格便宜的芯片。第11頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四5.2 隨機(jī)讀寫存儲(chǔ)器1.靜態(tài)RAM基本存儲(chǔ)電路靜態(tài)RAM的基本存儲(chǔ)電路由六個(gè)MOS管組成的雙穩(wěn)態(tài)觸發(fā)器構(gòu)成，如下圖所示：一、靜態(tài)讀/寫存儲(chǔ)器SRAM第12頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 圖 六管靜態(tài)RAM基本存儲(chǔ)電路圖中T1T2是放大管,T3T4是負(fù)載管,T1T4管組成雙穩(wěn)態(tài)觸發(fā)器。T

11、5T6是控制管，T7T8也是控制管，它們?yōu)橥涣芯€上的存儲(chǔ)單元共用。若T1截止,則A點(diǎn)為高電平,使T2導(dǎo)通,于是B點(diǎn)為低電平，保證T1截止。反之,T1導(dǎo)通而T2截止，這是另一個(gè)穩(wěn)定狀態(tài)。因此，可用T1管的兩種狀態(tài)表示“1”或“0”。可見,SRAM保存信息的特點(diǎn)是與這個(gè)雙穩(wěn)態(tài)觸發(fā)器的穩(wěn)定狀態(tài)密切相關(guān)的。第13頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四2.SRAM的結(jié)構(gòu)及組成 靜態(tài)RAM中的存儲(chǔ)單元一般排列成矩陣形式。內(nèi)部是由很多基本存儲(chǔ)電路組成的，為了選中某一個(gè)單元，往往利用矩陣式排列的地址譯碼電路對地址進(jìn)行譯碼。 例如：1288位的芯片，片內(nèi)共有1024個(gè)基本存儲(chǔ)單元，這些存儲(chǔ)

12、單元在芯片內(nèi)部排列成32行32列的形式。需10根地址線，其中5根用于行譯碼(產(chǎn)生32條行線)，另5根用于列譯碼(產(chǎn)生32條列線)，這樣就可以選中1024個(gè)基本存儲(chǔ)單元中的任何一個(gè)。第14頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 例如：SRAM芯片Intel 6116的引腳及功能如下： 6116芯片的容量為2K8位，有2048個(gè)存儲(chǔ)單元，需11根地址線，7根用于行地址譯碼輸入，4根用于列地址譯碼輸入，每條列線控制8位，從而形成了128128個(gè)存儲(chǔ)陣列，即存儲(chǔ)體中有16384個(gè)存儲(chǔ)元。6116的控制線有3條：片選CS、輸出允許OE、讀/寫控制WE(為低表示寫操作)。 結(jié)構(gòu)如下所示

13、：第15頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 圖 6116引腳和功能框圖第16頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四3.標(biāo)準(zhǔn)的靜態(tài)RAM集成電路典型的靜態(tài)SRAM集成電路芯片如下所示：(1)Intel 6264 SRAM芯片6264是一種采用CMOS工藝組成的8K8位靜態(tài)讀寫存儲(chǔ)器，讀寫訪問時(shí)間在20-200ns范圍內(nèi)。芯片未選中時(shí)，可處于低功耗狀態(tài)。其引腳如下圖所示：第17頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 SRAM 6264引腳圖A0A12：地址信號線。D0D7：8條雙向數(shù)據(jù)線。CS1、CS2：片選信號引線。當(dāng)兩個(gè)片選信號

14、同時(shí)有效，即CS10，CS21時(shí)，才能選中該芯片。OE：輸出允許信號。只有當(dāng)OE0，才允許該芯片將某單元的數(shù)據(jù)送到芯片外部的D0D7上。WE：寫允許信號。當(dāng)WE0時(shí)，允許將數(shù)據(jù)寫入芯片；當(dāng)WE1時(shí)，允許芯片的數(shù)據(jù)讀出。NC:空腳。第18頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四表 6264工作方式選擇表 第19頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(2)靜態(tài)RAM集成電路6225662256是一種采用CMOS工藝制成的32K8位、28個(gè)引腳的靜態(tài)讀寫存儲(chǔ)器，讀寫訪問時(shí)間在20-200ns范圍內(nèi)。芯片未選中時(shí)，處于低功耗狀態(tài)。其引腳如下圖所示：A0A14：地址

15、信號線。DQ0DQ7：8條雙向數(shù)據(jù)線。CS：片選信號引線。CS0才能選中該芯片。OE：輸出允許信號。當(dāng)OE0，才允許該芯片將數(shù)據(jù)送到芯片外部的DQ0DQ7上。WE：寫允許信號。當(dāng)WE0時(shí)，允許將數(shù)據(jù)寫入芯片；當(dāng)WE1時(shí)，允許芯片的數(shù)據(jù)讀出。第20頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四表 62256工作方式選擇表 第21頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四1.動(dòng)態(tài)RAM的基本存儲(chǔ)電路動(dòng)態(tài)RAM的基本存儲(chǔ)電路由MOS單管電路與其分布電容構(gòu)成，具有集成度高、速度快、功耗小、價(jià)格低等特點(diǎn)。 標(biāo)準(zhǔn)的動(dòng)態(tài)RAM集成電路有64K位、256K位、1M位、4M位、16M

16、位、64M位等。其基本存儲(chǔ)電路如下圖所示：二、動(dòng)態(tài)讀/寫存儲(chǔ)器DRAM第22頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 DRAM單管基本存儲(chǔ)電路 T1與C1構(gòu)成一個(gè)基本存儲(chǔ)電路，C1為T1的極間分布電容。 當(dāng)C1中存有電荷時(shí)，該存儲(chǔ)單元存放的信息為1，沒有電荷時(shí)表示0。 T2為列選擇管，C2為數(shù)據(jù)線上的分布電容，一般有C2C1。 當(dāng)T1和T2導(dǎo)通時(shí)，數(shù)據(jù)線接通，可以對基本存儲(chǔ)單元進(jìn)行讀出或?qū)懭氩僮鳌?C1容量很小，充電后電壓為0.2V左右，該電壓維持時(shí)間很短，約2ms左右既會(huì)泄漏，導(dǎo)致信息丟失，故需要刷新。第23頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四2.動(dòng)

17、態(tài)RAM集成芯片2164A 動(dòng)態(tài)RAM Intel 2164A是一個(gè)64K1位的芯片，片內(nèi)有65536個(gè)基本存儲(chǔ)電路，每個(gè)基本存儲(chǔ)電路存放1位二進(jìn)制信息。要構(gòu)成64KB的存儲(chǔ)器，需要8片2164A。 2164A芯片的存儲(chǔ)體本應(yīng)構(gòu)成一個(gè)256256的存儲(chǔ)矩陣，為提高工作速度(需減少行列線上的分布電容)，將存儲(chǔ)矩陣分為4個(gè)128128矩陣，每個(gè)128128矩陣配有128個(gè)讀出放大器，各有一套I/O控制(讀/寫控制)電路。 其引腳結(jié)構(gòu)如下圖所示：第24頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 Intel 2164A引腳圖A0-A7：地址信號的輸入引腳，分時(shí)接收CPU送來的8位行、

18、列地址； ：行地址選通信號輸入引腳，低電平有效，兼作芯片選擇信號。 ：列地址選通信號輸入引腳，低電平有效，表明當(dāng)前正在接收的是列地址(此時(shí)應(yīng)保持為低電平)； ：寫允許控制信號輸入引腳，當(dāng)其為低電平時(shí)，執(zhí)行寫操作；否則，執(zhí)行讀操作。DIN：數(shù)據(jù)輸入引腳； DOUT：數(shù)據(jù)輸出引腳； VDD：+5V電源引腳； Vss：地； N/C：未用引腳。第25頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 2164A的讀/寫操作由WE信號來控制，讀操作時(shí)，WE為高電平，選中單元的內(nèi)容經(jīng)三態(tài)輸出緩沖器從DOUT引腳輸出；寫操作時(shí)，WE為低電平，DIN引腳上的信息經(jīng)數(shù)據(jù)輸入緩沖器寫入選中單元。 2164

19、A沒有片選信號，實(shí)際上用行地址和列地址選通信號RAS和CAS作為片選信號，可見，片選信號已分解為行選信號與列選信號兩部分。 第26頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 2164A內(nèi)部結(jié)構(gòu)示意圖 第27頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四多端口RAM有多個(gè)端口，如雙端口、三端口、四端口RAM等，每個(gè)端口都可以對RAM進(jìn)行讀寫操作。 DS1609為8位的雙端口SRAM，存儲(chǔ)容量為512個(gè)字節(jié)，有A、B兩個(gè)端口。 1.引腳及操作時(shí)序 引腳及操作時(shí)序如下各圖所示：三、多端口存儲(chǔ)器第28頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 DS160

20、9雙口SRAMAD7AAD0A：A端口8位地址和 數(shù)據(jù)復(fù)用引線。AD7BAD0B：B端口8位地址和 數(shù)據(jù)復(fù)用引線。OEA、OEB：輸出允許信號，低 電平有效。WEA、WEB：寫允許信號，低電 平有效。CEA、CEB：片選信號，低電平 有效。第29頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四讀操作圖 DS1609讀出時(shí)序第30頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 DS1609寫入時(shí)序?qū)懖僮鞯?1頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四2.兩端口的同時(shí)操作 雙端口存儲(chǔ)器存在A、B兩端口對其存儲(chǔ)單元同時(shí)操作的問題，下面分別說明：(1)對不同存儲(chǔ)

21、單元允許同時(shí)讀或?qū)憽?2)允許同一單元同時(shí)讀。(3)當(dāng)一個(gè)端口寫某單元而另一端口同時(shí)讀該單元時(shí)，讀出的數(shù)據(jù)要么是舊數(shù)據(jù)，要么是新寫入的數(shù)據(jù)。因此，這種情況也不會(huì)發(fā)生混亂。(4)當(dāng)兩個(gè)端口同時(shí)對同一單元寫數(shù)據(jù)時(shí)，會(huì)引起競爭，產(chǎn)生錯(cuò)誤。因此，這種情況應(yīng)想辦法加以避免。第32頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四3.競爭的消除對于DS1609來說，競爭發(fā)生在對一單元同時(shí)寫數(shù)據(jù)時(shí)。 為了防止競爭的發(fā)生，可以另外設(shè)置兩個(gè)接口，該接口能保證一個(gè)端口只寫而另一個(gè)只讀。該接口可用帶有三態(tài)門輸出的鎖存器來實(shí)現(xiàn)，如74LS373和74LS374。 如果可能，也可在DS1609中設(shè)置兩個(gè)單元：一

22、個(gè)單元的A端口只寫而B端口只讀；另一個(gè)單元?jiǎng)t相反，B端口只寫而A端口只讀。在A端口向DS1609寫數(shù)據(jù)時(shí)，先讀B端口的寫狀態(tài)。若B端口不寫，則將自己的寫數(shù)據(jù)寫到存儲(chǔ)單元中。當(dāng)B端口寫入時(shí)，同樣需要查詢A端口的狀態(tài)。其過程可用如下所示的流程圖來說明。 第33頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 查詢寫入流程圖 第34頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四4.連接使用如下圖中將DS1609直接與8088 CPU相連接，而另一端口與單片機(jī)相連接，構(gòu)成多機(jī)系統(tǒng)。 第35頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四5.3 只讀存儲(chǔ)器ROM這種存儲(chǔ)

23、器芯片，在生產(chǎn)過程中利用一道掩模工藝決定每一個(gè)存儲(chǔ)單元中存放的二進(jìn)制信息，一旦形成產(chǎn)品，存放的信息代碼是固定不變的，用戶不能修改。 如下圖所示為一個(gè)44位的掩模ROM：一、掩模ROM第36頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 4條行線，4條列線，共4個(gè)單元，每個(gè)單元為4位。對A1、A0進(jìn)行譯碼后分別選中第0、1、2、3行，被選中的行為高電平，其余行為低電平。 4個(gè)列選線通過有源負(fù)載掛在高電平上，行列線交叉點(diǎn)上接有MOS管的存放0，沒有接MOS管的存放1。 該掩模ROM每個(gè)單元的內(nèi)容如下表所示。圖 掩膜式ROM結(jié)構(gòu)示意圖00011011第37頁，共111頁，2022年，5月

24、20日，0點(diǎn)39分，星期四表 掩膜式ROM的內(nèi)容第38頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四1. 基本存儲(chǔ)電路工作原理 一般EPROM基本存儲(chǔ)電路由浮置柵極雪崩注入式場效應(yīng)管(Floating Avalanche Injection MOS，F(xiàn)AMOS)構(gòu)成。FAMOS管與普通MOS管串聯(lián)接到行與列的交叉點(diǎn)上，排成矩陣形式。 當(dāng)浮置柵極上未注入電荷時(shí)，源極與漏極不導(dǎo)通，F(xiàn)AMOS截止，該位存放信息1；當(dāng)浮置柵極注入一定的電荷后，源極、漏極間導(dǎo)通，該位存放信息0?；敬鎯?chǔ)電路及FAMOS管結(jié)構(gòu)如下所示：二、可擦除可編程的只讀存儲(chǔ)器EPROM第39頁，共111頁，2022年，5

25、月20日，0點(diǎn)39分，星期四圖 EPROM基本存儲(chǔ)電路示意圖 FAMOS管與普通MOS管串聯(lián)接到行與列的交叉點(diǎn)上，排成矩陣形式。 當(dāng)浮置柵極上未注入電荷時(shí)，源極與漏極不導(dǎo)通，F(xiàn)AMOS截止，該位存放信息1；當(dāng)浮置柵極注入一定的電荷后，源極、漏極間導(dǎo)通，該位存放信息0。第40頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 浮置柵極場效應(yīng)管結(jié)構(gòu)圖 在N型的基片上做出兩個(gè)高濃度的P型區(qū)，從中引出源極S和漏極D；柵極由多晶硅構(gòu)成，被不導(dǎo)電的SiO2絕緣層所包圍，柵極G沒有引出電極，故稱為浮置柵極。 當(dāng)柵極無負(fù)電荷時(shí)，MOS管截止，該位存放信息1；當(dāng)柵極有負(fù)電荷時(shí)，在漏極和源極間感應(yīng)出P溝

26、道，MOS管導(dǎo)通，該位存放信息0。第41頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四2.典型EPROM芯片典型的EPROM芯片如下所示：第42頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(1) 2764 EPROM芯片簡介 2764引腳如下圖所示：A0-A12：地址信號輸入線。D0-D7：8條數(shù)據(jù)線。 CE：片選信號線，為輸入信號, 低電平有效。OE：輸出允許信號,為低電平 時(shí)允許數(shù)據(jù)由D0D7輸出。PGM：編程脈沖輸入端。在機(jī)工作時(shí)為高電平，編程寫入時(shí)需在該端子加上寬度為50ms的編程負(fù)脈沖。VPP：編程電壓。VCC：+5V電源NC：空腳。第43頁，共111頁，2

27、022年，5月20日，0點(diǎn)39分，星期四2764A的工作方式 2764A共有八種工作方式，分別為。 標(biāo)準(zhǔn)編程方式 Intel編程方式 編程校驗(yàn) 編程禁止 讀出方式 讀出禁止 備用方式 讀Intel標(biāo)識(shí)符第44頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(2) 27C256 EPROM芯片簡介 27C256 EPROM芯片引腳如下圖所示：A0-A14：地址信號輸入線。O0-O7：8條數(shù)據(jù)線。 CE：片選信號線，為輸入信號, 低電平有效。OE：輸出允許信號,為低電平 時(shí)允許數(shù)據(jù)由O0O7輸出。VPP：編程電壓。VCC：+5V電源VSS：接地。第45頁，共111頁，2022年，5月20

28、日，0點(diǎn)39分，星期四 EEPROM(E2PROM)是一種可用電氣方法在線擦除和再編程的只讀存儲(chǔ)器，既具有RAM在聯(lián)機(jī)操作中可讀可改寫的特性(只是寫操作需要較長的時(shí)間)；又具有非易失性存儲(chǔ)器ROM的優(yōu)點(diǎn)，在掉電后仍然能保存原所存儲(chǔ)數(shù)據(jù)。 目前，EEPROM已在片內(nèi)集成了需要的所有外圍電路，包括數(shù)據(jù)鎖存緩沖器、地址鎖存器、擦除和寫操作脈沖定時(shí)、編程電壓的形成，以及電源上電和掉電數(shù)據(jù)寫保護(hù)電路等?？稍诰€擦除和編程，使用方便。 EEPROM有并行接口、串行接口兩種標(biāo)準(zhǔn)的集成電路，各有特點(diǎn)，適合于不同的應(yīng)用場合。 三、電可擦除可編程只讀存儲(chǔ)器EEPROM第46頁，共111頁，2022年，5月20日，0

29、點(diǎn)39分，星期四1.典型的EEPROM芯片典型的EEPROM芯片如下表所示：第47頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四2. EEPROM芯片28C64簡介 EEPROM芯片28C64是一種采用CMOS工藝制造的8K8位電可擦除、可編程的只讀存儲(chǔ)器。其讀寫可像SRAM一樣，不需要附加任何外部元器件，讀訪問時(shí)間為45450ns。 其引腳如下圖所示：第48頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四A0-A12：地址信號輸入線。I/O0I/O7：8條數(shù)據(jù)線。 CE：片選信號線，為輸入信號,低電平有效。OE：輸出允許信號,為低電平 時(shí)允許數(shù)據(jù)輸出。WE：寫允許信號。

30、RDY/BUSY：寫結(jié)束狀態(tài)輸出信號。當(dāng)開始寫入數(shù)據(jù)時(shí)，該引腳變?yōu)榈碗娖?，寫入完畢后則變?yōu)楦唠娖絍CC：+5V電源GND：接地。NC：空腳。圖 28C64引腳圖第49頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四3. 快擦寫可編程的EPROM-FLASH Memory(閃存) EEPROM在線編程的時(shí)間長，應(yīng)用不甚方便。與EEPROM相比，F(xiàn)LASH Memory存儲(chǔ)容量大，編程速度快，既具有SRAM讀寫靈活性和較快的訪問速度，又具有ROM斷電后信息不丟失信息的特點(diǎn)。 AMD公司的28F256(32K8位)、28F512(64K8位)、28F010(128K8位)、28F020(2

31、56K8位)、 28F040(512K8位)是Flash系列產(chǎn)品，其基本原理、結(jié)構(gòu)、特性和操作使用方法大致相同，其引腳如下圖所示：第50頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四A0-A14、A15、A16 ：地址信號輸入線。DQ0DQ77：數(shù)據(jù)輸入/輸出線。 CE：芯片允許輸入線(即片選)，為輸入信號,低電平有效。OE：輸出允許信號,為低電平時(shí)允許數(shù)據(jù)由DQ0DQ7輸出。VPP：擦除/編程電源。 VCC：+5V電源 VSS：接地。第51頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四5.4 存儲(chǔ)器與CPU接口的基本技術(shù)CPU與存儲(chǔ)器連接時(shí)，地址總線、數(shù)據(jù)總線和控制總

32、線都要連接，連接時(shí)要注意以下幾個(gè)問題： (1)CPU總線的帶負(fù)載能力。 (2)CPU時(shí)序與存儲(chǔ)器存取時(shí)序的配合。 (3)存儲(chǔ)器組織與地址分配。(一)CPU總線的帶負(fù)載能力8086/8088CPU輸出線的帶負(fù)載能力一般為5個(gè)74LS(TTL)或10個(gè)74HC(CMOS)邏輯元件系列，因此：在簡單的系統(tǒng)中，CPU與存儲(chǔ)器可直接連接，而在較大的系統(tǒng)中，CPU數(shù)據(jù)總線要加雙向總線驅(qū)動(dòng)器(如74LS245)，地址和控制總線要加單向驅(qū)動(dòng)器(如74LS244)，使CPU通過總線驅(qū)動(dòng)器與存儲(chǔ)器連接。一、接口連接應(yīng)注意的問題第52頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(二)CPU時(shí)序與存儲(chǔ)器

33、存取時(shí)序的配合CPU對存儲(chǔ)器進(jìn)行讀操作時(shí)，CPU發(fā)出地址和讀信號后，存儲(chǔ)器必須在規(guī)定的時(shí)間內(nèi)讀出有效數(shù)據(jù)。 當(dāng)CPU對存儲(chǔ)器進(jìn)行寫操作時(shí)，存儲(chǔ)器必須在寫信號規(guī)定的時(shí)間內(nèi)將數(shù)據(jù)寫入指定單元。存儲(chǔ)器芯片讀寫速率必須與CPU(或總線)的時(shí)序相配合。(三)存儲(chǔ)器組織和地址分配在設(shè)計(jì)內(nèi)存時(shí)，要合理分配地址空間。 8086/8088CPU硬件復(fù)位后的開始地址為FFFF0H，因此將其內(nèi)存空間的高端F0000HFFFFFH安排為ROM區(qū)，存放BIOS程序(基本輸入輸出程序)。第53頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(四)存儲(chǔ)器的擴(kuò)展1.位擴(kuò)展法 對于數(shù)據(jù)線不滿8位的存儲(chǔ)器芯片要擴(kuò)充成字

34、節(jié)長度，簡稱位數(shù)擴(kuò)充。 假定使用8K1位的RAM存儲(chǔ)器芯片，那么組成8K8位的存儲(chǔ)器可采用位擴(kuò)展法，此時(shí)只加大字長，而存儲(chǔ)器的字?jǐn)?shù)與存儲(chǔ)器芯片字?jǐn)?shù)一致，如下圖所示。 圖中，每一片RAM是81921位，故其地址線為13條(A0A12)，可滿足整個(gè)存儲(chǔ)容量的要求。每一片對應(yīng)于數(shù)據(jù)的1位(只有1條數(shù)據(jù)線)，故只需將它們分別接到數(shù)據(jù)總線上的相應(yīng)位即可。在這種連接方式中，對片選信號均按已被選中來考慮。每一條地址總線接有8個(gè)負(fù)載，每一條數(shù)據(jù)線接有一個(gè)負(fù)載。第54頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 位擴(kuò)展法組成8K8 RAM第55頁，共111頁，2022年，5月20日，0點(diǎn)39分，

35、星期四2. 字?jǐn)U展法 字?jǐn)U展即擴(kuò)充字節(jié)容量(或稱為地址擴(kuò)充)，而位數(shù)不變，因此將芯片的地址線、數(shù)據(jù)線、讀/寫控制線并聯(lián)，而由片選信號來區(qū)分各片地址，故片選信號端連接到選片譯碼器的輸出端。 下圖為用16K8位的芯片采用字?jǐn)U展法組成64K8位的存儲(chǔ)器連接圖。圖中4個(gè)芯片的數(shù)據(jù)端與數(shù)據(jù)總線D0D7相連，地址總線低位地址A0A13與各芯片的14位地址線相連，兩位高位地址A14、A15經(jīng)2-4譯碼器分別與4個(gè)片選端相連。這4個(gè)芯片的地址空間分配如下表所示。第56頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四第57頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 假定一個(gè)存儲(chǔ)器的容量

36、為MN位，若使用ek位的芯片(eM，k8譯碼器，有三個(gè)“選擇輸入端”C、B、A和三個(gè)“使能輸入端” G1、G2A，G2B以及8個(gè)輸出端 Y7-Y0 圖 譯碼芯片74LS138第70頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四表 74LS138功能表 第71頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四4.譯碼芯片74LS139 74LS139是一款2-4譯碼器，其內(nèi)部分為A、B兩組譯碼器，可分別單獨(dú)使用，其引腳如下圖所示： 圖 譯碼芯片74LS1391E、2E：第1、2兩組譯碼器的使能 端，低電平有效。1A、1B：第1組的編碼輸入信號1Y01Y3:第1組的譯碼輸出信號

37、。2A、2B：第2組的編碼輸入信號2Y02Y3:第2組的譯碼輸出信號。第72頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 表 74LS139譯碼器真值表第73頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四例題1：用1K4bit芯片2114構(gòu)成4KB存儲(chǔ)器在Z80 系統(tǒng)總線上的連接，如下圖所示。 例題2：具有RAM和ROM的系統(tǒng)連接圖。利用 1K8bit芯片8708ROM和2114（ 1K4位RAM）構(gòu)成4KB ROM和1KB RAM系統(tǒng)。需要4片8708 2片2114 (二) CPU與存儲(chǔ)器的連接示例1.靜態(tài)RAM與CPU的連接第74頁，共111頁，2022年，5月2

38、0日，0點(diǎn)39分，星期四第75頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四8708：1K8位ROM2114：1K4位RAM第76頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 假定一個(gè)存儲(chǔ)器的容量為MN位，若使用ek位的芯片進(jìn)行擴(kuò)充。（1）如果eM,k=N,則僅需要進(jìn)行字的擴(kuò)充。需要M/e個(gè)芯片（2）如果e=M,kN,則需要進(jìn)行位的擴(kuò)充。需要N/k個(gè)芯片（3）如果eM.kN,則需要字和位同時(shí)進(jìn)行擴(kuò)充。需要(M/e)*(N/k)個(gè)芯片第77頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四假定一個(gè)存儲(chǔ)器的容量為MN位，若使用ek位的芯片進(jìn)行擴(kuò)充。從數(shù)據(jù)線和地址線

39、考慮擴(kuò)充問題如果e=M,kN.說明數(shù)據(jù)線位數(shù)不夠，則需要進(jìn)行位的擴(kuò)充。特點(diǎn)：每一個(gè)芯片的地址是一樣的，即進(jìn)行位的擴(kuò)充時(shí)，每個(gè)芯片的地址是一樣的。如果eM,K=N.說明需要地址線不夠，則需要進(jìn)行地址線的擴(kuò)充。特點(diǎn)：每一個(gè)芯片的地址是不一樣的，即進(jìn)行字的擴(kuò)充時(shí)，每個(gè)芯片的的地址是不一樣的。如果eM,KN.說明需要地址線和數(shù)據(jù)線都不夠，則地址線和數(shù)據(jù)線都要進(jìn)行擴(kuò)充。特點(diǎn)：某些芯片的地址是一樣的。第78頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 (1)全譯碼方式 系統(tǒng)中的高位地址線全部作為譯碼器的輸入進(jìn)行譯碼產(chǎn)生片選信號，對存儲(chǔ)器芯片進(jìn)行尋址。 全譯碼方式特點(diǎn)：存儲(chǔ)器芯片的每一個(gè)存儲(chǔ)單

40、元惟一地占據(jù)內(nèi)存空間的一個(gè)地址，或者說利用地址總線的所有地址線來惟一地決定存儲(chǔ)芯片的一個(gè)單元，無地址重疊現(xiàn)象。如下圖所示。 第79頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 全地址譯碼電路 A19A16需全部為1，A13A15需全部為0，CS1才可能為低。第80頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四(2)部分譯碼方式部分譯碼：系統(tǒng)中高位地址線，只有一部分作為譯碼器的輸入產(chǎn)生片選信號，對存儲(chǔ)器芯片進(jìn)行選址。特點(diǎn)：是存在地址重疊問題，如下圖所示。第81頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 部分地址譯碼連接 A19、A18、A16、A15

41、、A13需全部為1才能選中該芯片，A14、A17未參加譯碼，有地址重疊問題。第82頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四 (3)線選方式線選法：選用高位地址線中的某一根，來單獨(dú)選中某個(gè)存儲(chǔ)器第83頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四圖 線選法構(gòu)成的8K8bit存儲(chǔ)器的連接圖第84頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四例：用1K4的2114芯片構(gòu)成1K8的存儲(chǔ)器系統(tǒng)第85頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四第1步：將存儲(chǔ)器芯片的10根地址線連接在一起，并與CPU的低位地址一一相連。第86頁，共111頁，2022年

42、，5月20日，0點(diǎn)39分，星期四第2步：將1號芯片的4位數(shù)據(jù)線與CPU的低4位連接，將2號芯片的4位數(shù)據(jù)線與CPU的高4位連接，形成8位數(shù)據(jù)線。第87頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四第3步：將1號芯片和2號芯片的讀寫控制線相連，并與CPU的WR(寫有效)相連。第88頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四第4步：用CPU的高端地址譯碼產(chǎn)生片選信號，同時(shí)，用CPU的M/IO信號控制譯碼器輸出，只有當(dāng)執(zhí)行讀寫存儲(chǔ)器的指令時(shí)片選才有效。第89頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四存儲(chǔ)器地址分配片1與片2的地址是一樣的，對CPU來說，當(dāng)A10,A11均為0時(shí)，Y0有效，即片選有效，選中這兩片存儲(chǔ)器?？偨Y(jié)：僅僅進(jìn)行位的擴(kuò)充時(shí)所有芯片的地址是一樣的第90頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四2) 存儲(chǔ)器芯片的字?jǐn)U充例：用2K8的2716組成8K8的存儲(chǔ)器系統(tǒng)。第91頁，共111頁，2022年，5月20日，0點(diǎn)39分，星期四第1步：將存儲(chǔ)器芯片的11根地址線連接在一起，并與CPU的低11位地址一一相連；將存儲(chǔ)器的8位數(shù)據(jù)線一一相連，并與CPU的數(shù)據(jù)總線連接在一起。第92頁，共111頁，