半導體存儲器與可編程器件課件

1、2022/9/301本章重點：* 半導體存儲器的結構、分類及應用；* 可編程器件的原理及應用；* 硬件描述語言。本章難點：可編程器件的應用。2022/9/271本章重點：* 半導體存儲器的結構、分2022/9/3027.1 半導體存儲器 存儲器（Memory）是計算機系統(tǒng)中的記憶設備，用來存放程序和數(shù)據(jù)。存儲器的種類很多，根據(jù)存儲器使用介質的不同，可分為磁介質存儲器、半導體介質存儲器、光介質存儲器。 2022/9/2727.1 半導體存儲器 存儲器2022/9/303 按照功能不同，半導體存儲器可分為只讀存儲器（Read Only Memory，ROM）和隨機存取存儲器（RandomAcces

2、sMemory，RAM）。2022/9/273 按照功能不同，半導體存儲器可分為2022/9/3047.1.1 只讀存儲器 只讀存儲器（ROM）屬于非易失性存儲器，斷電之后，保存在ROM中的數(shù)據(jù)仍能夠長期保存。 ROM通常適合于不頻繁寫入數(shù)據(jù)的場合，如計算機和其他數(shù)字系統(tǒng)中存儲系統(tǒng)軟件、應用程序、常數(shù)等信息都存放在ROM中。2022/9/2747.1.1 只讀存儲器 只讀存儲器2022/9/3051. ROM的分類 根據(jù)ROM存儲信息的方式不同，可分為以下幾類：（1）掩膜ROM（Mask Rom） 出廠前由芯片廠家將程序寫入到ROM里。寫入后信息只能讀出，不能再修改。這種ROM的集成度高，適合

3、大批量生產(chǎn)的產(chǎn)品。2022/9/2751. ROM的分類2022/9/306（2）可編程ROM（PROM ） 與掩膜只讀存儲器相比，PROM有一定靈活性，可由用戶根據(jù)自己的需要編程。PROM在出廠時，所有的信息均為0（或1），用戶可以根據(jù)自己設計的需要對PROM編程寫入信息。由于物理結構和制造工藝的限制，PROM的編程是一次性的，編程后就不能再修改。2022/9/276（2）可編程ROM（PROM ）2022/9/307（3）可擦除的可編程ROM（EPROM） EPROM適用于需要多次改寫存貯內容的場合。 2022/9/277（3）可擦除的可編程ROM（EPROM）2022/9/3082. R

4、OM的基本結構 ROM的基本結構是由地址譯碼器、存儲矩陣和輸出緩沖器組成。 2022/9/2782. ROM的基本結構2022/9/309 用二極管組成的44位ROM電路。A1、A0稱為地址線；W3W0稱為字線；D3D0稱為位線。2022/9/279 用二極管組成的44位ROM電路2022/9/3010 W3W0（字線），高電平有效，每一時刻只有一條為高電平而其余三條為低電平，字線為高電平時選中一行存貯單元（包含4位，稱為一個字）。位線輸出即為這個字的各位。 2022/9/2710 W3W0（字線），高電2022/9/3011 存貯矩陣是由二極管矩陣組成，當某字線為高電平時，接于該字線上的二極

5、管就會導通，因此接有二極管的位線上就是高電平，而沒有接二極管的位線上就是低電平。當輸出使能（低電平有效）為低電平時，輸出緩沖器打開，位線上的數(shù)據(jù)就輸出到外部的數(shù)據(jù)總線D3D0上。2022/9/2711 存貯矩陣是由二極2022/9/3012 例如：當A1A0=00時，字線W0為“1”，而字線W1W3都為“0”，這時選中字線0，位線上輸出D3D0=1010。由于二極管存貯矩陣的內容取決于制造工藝，一旦制造好以后不能再改變。圖中存貯矩陣的內容為：字線0（1010），字線1（1101），字線2（0010），字線3（0111）。 2022/9/2712 例如：當A1A0=00時，字線W02022/9/

6、3013 為簡化作圖，也可以畫出存儲矩陣的結點連接圖，即在存儲矩陣中接有二極管的交叉點上畫一個圓點，代替存儲器件。 2022/9/2713 為簡化作圖，也可以畫出存2022/9/30143. ROM的應用 歸納起來主要有以下四個方面的應用：（1）存貯固定的程序在個人電腦中，ROM用來存貯起動程序，上電后計算機首先執(zhí)行起動程序，將操作系統(tǒng)軟件由硬盤調入內存。在以單片機為控制核心的各種數(shù)字化儀器中，ROM用來存貯監(jiān)控程序及儀器的專用程序，使儀器具有智能化功能。2022/9/27143. ROM的應用在個人電腦中，ROM2022/9/30152022/9/27152022/9/3016（2）存貯固定

7、的數(shù)據(jù)表格 在數(shù)學運算中為了加快運算速度，常將某變量的函數(shù)例如三角函數(shù)、對數(shù)函數(shù)等先造一個表，預先寫入ROM中。工作時，只要將變量作為地址讀取ROM，則從該地址中讀出的內容就是這個變量的函數(shù)值。2022/9/2716（2）存貯固定的數(shù)據(jù)表格2022/9/3017（3）產(chǎn)生波形 如果在ROM中預先寫入各種波形的數(shù)據(jù)，例如正弦波、三角波、方波、階梯波等，用一個二進制計數(shù)器為ROM提供地址，ROM的輸出數(shù)據(jù)經(jīng)D/A轉換器轉換為模擬信號，再經(jīng)低通濾波器，就可以得到相應的波形。 2022/9/2717（3）產(chǎn)生波形2022/9/3018例如：將一片EPROM 2716中寫入如下數(shù)據(jù)：00H-01H- -

8、FEH-FFH-FEH- -01H-00H-01H- 。 采用如下電路，振蕩器產(chǎn)生的連續(xù)脈沖信號作為計數(shù)器的時鐘輸入，計數(shù)器由3片四位二進制計數(shù)器74LS163組成12位的同步計數(shù)器，計數(shù)器的低11位輸出作為EPROM的地址，這樣，EPROM就可以反復輸出其存貯的數(shù)據(jù)，在示波器上就可以觀察到一個三角波形。2022/9/2718例如：將一片EPROM 2716中寫入2022/9/3019（4）實現(xiàn)組合邏輯函數(shù) 從ROM的結構可看出，當把輸入地址看作二進制變量，將地址譯碼器的輸出看作是由輸入變量組成的全部最小項，將存儲矩陣（或陣列）看作是“或”輸出時，則ROM就可組成任意組合邏輯，具有n位地址輸入

9、、m位數(shù)據(jù)輸出的ROM可實現(xiàn)m個n變量的組合邏輯函數(shù)。2022/9/2719（4）實現(xiàn)組合邏輯函數(shù)2022/9/3020【例7-1】利用ROM完成8421BCD到余3碼的轉換。解：設8421BCD為A3A2A1A0，余3碼為Y3Y2Y1Y0，二者之間的對應關系如表7-2所示。2022/9/2720【例7-1】利用ROM完成8421BC2022/9/30212022/9/27212022/9/3022 取具有4位地址輸入、4位數(shù)據(jù)輸出的164位ROM，將4個輸入變量分別接至地址輸入端A3、A2、A1、A0，按照邏輯函數(shù)的要求存入相應的數(shù)據(jù)，即可在數(shù)據(jù)輸出端獲得Y3、Y2、Y1、Y0。具體實現(xiàn)電路

10、如圖7-8所示。2022/9/2722 取具有4位地址輸入、4位數(shù)據(jù)2022/9/30237.1.2 隨即存取存儲器 隨機存取存儲器（RandomAccessMemory，RAM）是一種讀寫方便、使用靈活的隨機讀/寫存儲器。但是一旦掉電，存儲的信息就會丟失。RAM適用于數(shù)據(jù)需要隨時讀寫的工作環(huán)境。如計算機里的內存條，顯卡的顯存就是典型的RAM。2022/9/27237.1.2 隨即存取存儲器 隨機2022/9/30241. RAM的分類 RAM根據(jù)原理的不同，分為靜態(tài)隨機存取存儲器（SRAM）和動態(tài)隨機存取存儲器（DRAM）兩種。按照集成電路器件的不同，又可分為雙極型和MOS型兩種。2022/

11、9/27241. RAM的分類2022/9/3025（1）SRAM SRAM是一種只要在供電條件下便能夠存儲數(shù)據(jù)的存儲器件，是大多數(shù)高性能系統(tǒng)的一個關鍵部分。 SRAM的特點是工作速度快，只要電源不撤除，寫入SRAM的信息就不會消失，不需要刷新電路，同時在讀出時不破壞原來存放的信息，一經(jīng)寫入可多次讀出，但集成度較低，功耗較大。SRAM一般用來作為計算機中的高速緩沖存儲器(Cache)。 2022/9/2725（1）SRAM2022/9/30262022/9/27262022/9/3027（2）DRAM DRAM，它是利用場效應管的柵極對其襯底間的分布電容來保存信息，以存儲電荷的多少，即電容端電

12、壓的高低來表示“1”和“0”。DRAM集成度較高，功耗也較低，但缺點是保存在DRAM中的信息_場效應管柵極分布電容里的信息隨著電容器的漏電而會逐漸消失，一般信息保存時間為2ms左右。為了保存DRAM中的信息，必須每隔12ms對其刷新一次。因此，采用DRAM的計算機必須配置動態(tài)刷新電路，防止信息丟失。 DRAM一般用作計算機中的主存儲器。2022/9/2727（2）DRAM2022/9/30282. RAM的特點（1）隨機存?。?）易失性 （3）高訪問速度 （4）需要刷新 （5）對靜電敏感2022/9/27282. RAM的特點（2）易失性 （3）2022/9/30293. RAM的應用 RAM

13、主要的應用場合是計算機系統(tǒng)，例如個人電腦中的內存用的就是DRAM。因為DRAM需要刷新邏輯電路，所以在數(shù)字化儀器儀表的單片機系統(tǒng)中，大都采用SRAM。 常用的SRAM有幾種：2114 1K4位；6116 2K8位；6264 8K8位。2022/9/27293. RAM的應用2022/9/3030圖7-10是由2片6264構成的16KB的數(shù)據(jù)存貯器電路，每片6264的地址范圍為：RAM0，2000H-3FFFH，8KB；RAM1，4000H-5FFFH，8KB2022/9/2730圖7-10是由2片6264構成的16K2022/9/30317.2 可編程器件7.2 .1概述 為了解決早期采用專用

14、集成電路（ASIC）完成電路設計所存在的。開發(fā)費用高、設計周期長、產(chǎn)品的性價比較低等缺陷。出現(xiàn)了一種新的器件：能夠簡化設計過程、降低系統(tǒng)體積、節(jié)約成本、提高可靠性、縮短研發(fā)周期、各個廠家可以提供、具有一定連線和封裝好的具有一定功能的標準電路。使用戶可以根據(jù)需要自己使用某種編程技術進行內部電路結構的連接，實現(xiàn)用戶既是設計者也是使用者的轉變，這就是可編程邏輯器件（PLD）。 2022/9/27317.2 可編程器件7.2 .1概述 2022/9/3032高密度可編程邏輯器件：CPLD、FPGA。 低密度可編程邏輯器件：PROM、PLA、PAL和GAL和FPGA等。常見的PLD器件有：PROM、PL

15、A、PAL、GAL、CPLD兩級結構的邏輯器件。PLD(Progrmmable Logic Devices)是一種“與-或”2022/9/2732高密度可編程邏輯器件：CPLD、FPG2022/9/3033輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出1、PLD的基本結構2、PLD電路的表示方法及有關符號2022/9/2733輸入緩沖電路與陣列或陣列輸出緩沖電路輸2022/9/3034AAA1AAA(2) PLD與門表示法ABCF=ABC&(1) PLD緩沖表示法2022/9/2734AAA1AAA(2) PLD與門表示法2022/9/3035F=A+B+CABC1硬線連接被編程(接通)單元被刪

16、除(開斷)單元(4) PLD連接的表示法(3) PLD或門表示法2022/9/2735F=A+B+CABC1硬線連接被編2022/9/3036與或陣列是PLD器件中最基本的結構，通過改變“ 與陣列 ”和“ 或陣列 ”的內部連接就可實現(xiàn)不同的邏輯功能。器件名 與陣列 或陣列 輸出電路PROM 固定 可編程 固定PLA 可編程 可編程 固定PAL 可編程 固定 固定 GAL 可編程 固定 可組態(tài)3、與或陣列2022/9/2736與或陣列是PLD器件中最基本的結構，通2022/9/30374、宏單元與或陣列在PLD器件中只能實現(xiàn)組合邏輯電路的功能，PLD器件的時序電路功能則由包含觸發(fā)器或寄存器的邏輯

17、宏單元實現(xiàn)。 邏輯宏單元(Output Logic Micro Cell)的作用為:(1) 提供時序電路需要的寄存器或觸發(fā)器；(2) 提供多種形式的輸入/輸出方式；(3) 提供內部信號反饋,控制輸出邏輯極性；2022/9/27374、宏單元與或陣列在PLD器件中只能實2022/9/3038(4) 分配控制信號，如寄存器的時鐘和復位信號，三態(tài)門的輸出使能信號。2022/9/2738(4) 分配控制信號，如寄存器的時鐘和2022/9/30397.2 .2可編程陣列邏輯（PAL） PAL屬于可編程邏輯器件的早期產(chǎn)品。它由一個可編程的“與”邏輯陣列和一個固定的“或”邏輯陣列構成。由于任意一個組合邏輯都

18、可以用“與或”表達式來描述，所以，通過對“與”邏輯陣列編程可以獲得不同形式的組合邏輯函數(shù)。 2022/9/27397.2 .2可編程陣列邏輯（PAL） 2022/9/3040 其相對于PAL制作工藝簡單，易于編程，且有多種輸出結構。下面舉例說明：(1) 專用輸出的基本門陣列結構構成。 PAL為可編程的“與”陣列和一個固定的“或”陣列2022/9/2740 其相對于PAL制作工藝簡單，易于2022/9/3041A輸入&1F1(2) 帶反饋的可編程結構2022/9/2741A輸入&1F1(2) 帶反饋的2022/9/3042A輸入&1F&EN112022/9/2742A輸入&1F&EN112022

19、/9/3043A輸入&1FEN11QQCLKOED(3) 帶反饋的寄存器輸出結構2022/9/2743A輸入&1FEN11QQCLK2022/9/3044輸入&1=1FENQQOEDCLK11可編程A(4) 加“異或”、帶反饋的寄存器輸出結構2022/9/2744輸入&1=1FENQQOEDC2022/9/3045&11=1QQDENF1111BA輸入CLKOEABA+BA+BA+B(5) 算術選通反饋結構2022/9/2745&11=1QQDENF112022/9/3046例: 試用PAL實現(xiàn)下列邏輯函數(shù)。根據(jù)邏輯函數(shù)作出的PAL邏輯電路如下：2022/9/2746例: 試用PAL實現(xiàn)下列邏

20、輯函數(shù)。根據(jù)2022/9/3047ABC&111F1F2F31112022/9/2747ABC&111F1F22022/9/30487.2 .3通用陣列邏輯（GAL）ROM、PLA、PAL都是一次性可編程器件，在編程后無法加以修改，但GAL則可電擦除反復編程。普通型GAL：與門陣列可編程，或門陣列固定連接。如GAL16V8、GAL20V8等。改進型GAL：與門陣列可編程，或門陣列也可編程。如GAL39V18等。元OLMC,8個輸出三態(tài)緩沖器、“與”陣列和時鐘系統(tǒng)、輸出選通信號組成。下圖為GAL16V8的邏輯結構圖。其由8個邏輯宏單2022/9/27487.2 .3通用陣列邏輯（GAL）RO20

21、22/9/3049OLMC1OLMC1OLMC111I/OI/OI/O11123912022/9/2749OLMC1OLMC1OLMC111I/2022/9/3050一、GAL器件的性能特點1、采用電可擦除工藝，使門陣列的每個單元可以重新編程，整個器件的邏輯功能可以重新配置。一般至少可以擦寫100次。2、采用高性能的E2CMOS工藝，使GAL器件具有雙極型的高速性能(1240nS)，而功耗僅為雙極型PAL器件的1/21/4(45mA90mA)。編程數(shù)據(jù)可保存20年以上。3、可編程的輸出邏輯宏單元(OLMC)，使GAL器件對復雜的邏輯設計具有極大的靈活性。2022/9/2750一、GAL器件的性

22、能特點1、采用電可擦2022/9/3051的功能可測試性。以檢查時序電路的自啟動能力，使GAL器件有100%4、 每個輸出寄存器的狀態(tài)可以進行預置，從而可5、具有上電復位功能，開電源時向每個寄存器提供一個復位信號，使寄存器的Q端為“0”。6、電改寫過程快速，改寫整個芯片只需數(shù)秒。7、電路設有加密單元，可防止抄襲電路設計。8、含有不受保密位控制的電子標簽字，可存放標識符方便了文檔管理。2022/9/2751的功能可測試性。以檢查時序電路的自啟動2022/9/3052開始定義邏輯編譯模擬、調試輸出編碼及編程形成JEDEC文件結束編輯編輯檢查二、GAL器件的編程與開發(fā)過程1、 GAL器件的開發(fā)流程2

23、、 編程所需設備(1) 一臺PC主機；(2) 一臺GAL編程器；(3) 開發(fā)工具軟件包；(4) GAL器件。2022/9/2752開始定義邏輯編譯模擬、調試輸出編碼及編2022/9/30533、 編程步驟(1) 源文件準備；(a) 根據(jù)設計要求，寫出真值表、邏輯方程、或畫出狀態(tài)圖、原理圖；(b) 用描述邏輯設計的專用高級語言，按一定格式和規(guī)定書寫源文件；(2) 編譯處理。 用編譯處理式語言處理軟件對源文件進行處理，產(chǎn)生一個標準的熔絲圖文件(JEDEC文件)和設計文檔文件；2022/9/27533、 編程步驟(1) 源文件準備；(a2022/9/3054(3) 硬件編程；(a)通過電纜將GAL編

24、程器連接到PC機，啟動編程器；(b)運行編程器工作程序，測試工作環(huán)境；(c)將GAL器件插入編程器插座；(d)調入JEDEC文件，對器件編程(燒錄、下載)。(4) 驗證。取下已編程的器件，實際測試驗證。2022/9/2754(3) 硬件編程；(a)通過電纜將GA2022/9/3055三、GAL器件應用舉例或門、與非門、或非門、異或門、同或門。例1：用GAL16V8設計如下6個基本邏輯門：與門、6個基本邏輯門的邏輯表達式為:2022/9/2755三、GAL器件應用舉例或門、與非門、或2022/9/3056的設計源文件如下：基本邏輯門。用ABELHDL語言寫出的基本邏輯門根據(jù)以上要求，采用一片GA

25、L16V8就可以實現(xiàn)6個MODULE BASIC-GATES /頭部TITLE BASIC GATES /說明部IC1 DEVICE P16V8S;A1,B1,A2,B2 PIN 19,1,2,3; 輸入引腳定義A3,B3,A4,B4 PIN 4,5,6,7;A5,B5,GND PIN 8,9,10;A6,B6,F6,F5 PIN 11,12,13,14;F4,F3,F2,F1 PIN 15,16,17,18;輸出引腳定義2022/9/2756的設計源文件如下：基本邏輯門。用ABE2022/9/3057EQUATONS /邏輯描述部F1=A1&B1; &表示“與”運算F2=A2#B2; #表示

26、“或”運算F3=! (A3&B3); !表示“非”運算F4=! (A4#B4);F5=A5$B5; $表示“異或”運算F6=(A6 ! $ B6); ! $表示“同或”運算TEST_VECTORS(A1,B1,A2,B2,A3,B3,A4,B4,A5,B5,A6,B6-F1,F2,F3,F4,F5,F6) /測試向量部2022/9/2757EQUATONS 2022/9/3058 “INPUT OUTPUT”0,0,0,0,0,0,0,0,0,0,0,0- 0,0,1,1,0,1;0,1,0,1,0,1,0,1,0,1,0,1- 0,1,1,0,1,0;1,0,1,0,1,0,1,0,1,0,

27、1,0- 0,1,1,0,1,0;1,1,1,1,1,1,1,1,1,1,1,1- 1,1,0,0,0,1; END BASIC-GATES /結束部2022/9/2758 “INPUT 2022/9/30597.2 .4 CPLD和FPGACPLD是在PAL、GAL的基礎上發(fā)展起來的陣列型PLD，具有高密度、高速度的優(yōu)點。從結構上看，CPLD大都包含3種結構：宏單元、可編程I/O和可編程內部連線。下面以Lattice公司的ispLSI1016為例來看CPLD的結構。一、 CPLD2022/9/27597.2 .4 CPLD和FPG2022/9/3060A0A1A2A3A4A5A6A7B0B1

28、B2B3B4B5B6B7CLK輸出布線區(qū)（ORP）I/O單元（IOC）全局布線區(qū)(GRP)邏輯陣列萬能邏輯塊(CLB)萬能邏輯塊（CLB）用于實現(xiàn)各種邏輯功能，它基于與或陣列，能實現(xiàn)各種復雜的邏輯函數(shù)。2022/9/2760A0A1A2A3A4A5A6A7B0B2022/9/3061A0A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7CLK輸出布線區(qū)（ORP）I/O單元（IOC）全局布線區(qū)(GRP)邏輯陣列萬能邏輯塊(CLB)輸出布線區(qū)（GRP）是芯片內部的連線資源，CLB之間以及到輸入輸出單元之間的連接都通過GRP進行2022/9/2761A0A1A2A3A4A5A6A7B0B2

29、022/9/3062A0A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7CLK輸出布線區(qū)（ORP）I/O單元（IOC）全局布線區(qū)(GRP)邏輯陣列萬能邏輯塊(CLB)I/O單元（IOC）用于I/O管腳和器件內部信號之間的連接和接口匹配。2022/9/2762A0A1A2A3A4A5A6A7B0B2022/9/3063A0A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7CLK輸出布線區(qū)（ORP）I/O單元（IOC）全局布線區(qū)(GRP)邏輯陣列萬能邏輯塊(CLB)輸出布線區(qū)（ORP）負責輸出信號到IOC的連接，利用ORP可改變CLB到I/O引腳之間的連接。2022/9/27

30、63A0A1A2A3A4A5A6A7B0B2022/9/3064二、 現(xiàn)場可編程門陣列FPGA與CPLD相比，F(xiàn)PGA具有更高的集成度、更強的邏輯功能和更大的靈活性。FPGA屬于陣列型PLD，下面以Xilinx公司的FPGA為例來看它的基本結構。該結構主要由3部分組成：可配置邏輯塊（CLB）、輸入/輸出模塊（IOB）和可編程互連線（PI）。大量的CLB在器件中排成陣列狀，CLB之間為互連線，分布在器件周圍的是IOB。2022/9/2764二、 現(xiàn)場可編程門陣列FPGA與CPL2022/9/3065IOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBI

31、OBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBBSCANOSCRDBKSTARTUP布 線 通 道 可配置邏輯塊（CLB）可實現(xiàn)邏輯函數(shù)，還可配置成RAM等形式。2022/9/2765IOBIOBIOBIOBIOBIOBI2022/9/3066IOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBCLBCLBCLBC

32、LBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBBSCANOSCRDBKSTARTUP布 線 通 道 輸入/輸出模塊（IOB）分布于器件四周，提供內部邏輯與外圍引腳間的連接。2022/9/2766IOBIOBIOBIOBIOBIOBI2022/9/3067IOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBBSCANOSCRDBKST

33、ARTUP布 線 通 道 可編程互連線（PI）用于提供高速的內部連線。它將CLB之間、CLB和IOB之間連接起來。2022/9/2767IOBIOBIOBIOBIOBIOBI2022/9/30687.2 .5 ISP技術 可編程器件的編程方式有兩種，一種是采用專用編程器進行編程，一種是在系統(tǒng)編程(ISP，In-System Programming)。后者甩掉了專用編程器，而且也不用將芯片從電路系統(tǒng)取下，只利用計算機和一組下載電纜就可以在系統(tǒng)編程，已經(jīng)編程的器件也可以用ISP方式擦除或再編程。2022/9/27687.2 .5 ISP技術 可2022/9/30691.ISP的工作原理 ISP的實

34、現(xiàn)相對要簡單一些，一般是通過片內可擦寫的FLASH存儲器實現(xiàn)的。其通用做法是內部的存儲器可以由上位機的軟件通過串口來進行改寫。對于單片機來講可以通過SPI或其它的串行接口接收上位機傳來的數(shù)據(jù)并寫入存儲器中。所以即使我們將芯片焊接在電路板上，只要留出和上位機接口的這個串口，就可以實現(xiàn)芯片內部存儲器的改寫，而無須再取下芯片。 2022/9/27691.ISP的工作原理 2022/9/30702. ISP的優(yōu)點 ISP技術的優(yōu)勢是不需要編程器就可以進行單片機的實驗和開發(fā)，單片機芯片可以直接焊接到電路板上，調試結束即成成品，免去了調試時由于頻繁地插入取出芯片對芯片和電路板帶來的不便。 ISP技術為隨時

35、改變系統(tǒng)的數(shù)據(jù)代碼，從而改變系統(tǒng)的邏輯功能帶來了極大的方便，它是現(xiàn)代電子技術的一項重要成就。目前ISP技術被廣泛地應用在單片機（微處理器）、可編程邏輯集成電路等中。ISP技術是未來發(fā)展的方向。2022/9/27702. ISP的優(yōu)點 2022/9/30717.3 硬件描述語言2022/9/27717.3 硬件描述語言2022/9/30727.3.1 概述 隨著EDA技術的發(fā)展，采用硬件描述語言進行PLD/CPLD/FPGA設計開發(fā)成為當前的一種發(fā)展趨勢。硬件語言采用軟件編程的方法來描述電子系統(tǒng)的邏輯功能、電路結構和連接方式等。利用硬件描述語言設計電子系統(tǒng)要比傳統(tǒng)的原理圖法簡潔、準確、方便；同時它可以對電子系統(tǒng)的設計進行不同層次、不同領域的仿真驗證和綜合優(yōu)化等處理，從而實現(xiàn)設計的高度自動