集成電路課件設(shè)計part

1、 CMOS組合邏輯 數(shù)字電路可以分成組合邏輯電路和時序邏輯電路兩大類。 對于組合邏輯電路，在任意給定時刻的輸出值僅與該時刻的輸入值有關(guān)，與輸入的歷史或以前的工作狀態(tài)無關(guān)。編碼器、譯碼器、比較器、全加器、選通開關(guān)和只讀存儲器等電路都屬于組合邏輯電路。 對于時序邏輯電路，在任意給定時刻的輸出值不僅與該時刻的輸入值有關(guān)，而且與輸入的歷史或以前電路的工作狀態(tài)有關(guān)。 計數(shù)器、寄存器和隨機訪問存儲器等都是時序邏輯電路。 無論何種邏輯電路，都可以由簡單的邏輯門電路組成。 1 CMOS與非門 在標準的CMOS電路中，每個輸入信號同時加到一對NMOS管和PMOS管的柵極上，NMOS管與 PMOS管則以互補的方式

2、連接。 一個兩輸入的CMOS與非門電路，兩支NMOS管串聯(lián)，兩支 PMOS管則接成對偶的并聯(lián)。NMOS管的襯底接地， PMOS管的襯底接電源VDD。由于電路中各晶體管襯底電位可能不一致，我們將用VTn和VTp分別表示N管和P管對參考點(通常指地電位)的閾值電壓。 與非門直流傳輸特性的分析輸出電壓的高電平是VOH=VDD，它對應(yīng)著以下三種輸入的組合： VA0，VB=0； VAVDD，VB0； VA0，VB=VDD。當(dāng)兩個輸入電壓同時增大至與非門的閾值電壓VTH時，輸出電平轉(zhuǎn)變成低電平。 由于電路工作狀態(tài)不同，當(dāng)VA和VB從零同時增大時與非門“翻轉(zhuǎn)”的閾值電壓，不同于一個輸入電壓固定在 VDD，另

3、一個輸入電壓增大時使與非門“翻轉(zhuǎn)”的閾值電壓。 (1) 設(shè)VA=VB且同時由零增大。 設(shè)VGS,2=VTH時與非門“翻轉(zhuǎn)”，有： VGS,1=VTH-VDS,2 注意在與非門“翻轉(zhuǎn)”點有VinVoutVTH，所以 ： VTH=VDS,1+VDS,2 推得：VGS,1VDS,1，晶體管V1處于飽和狀態(tài)，它的電流方程是：由于晶體管V2與V1的n相同但VGS,2VGS,1，因此晶體管V2工作在非飽和區(qū)，其電流方程是：由V1的電流方程可求得：將上式代入到V2的電流方程中，可得：對于PMOS管V3和V4，其柵源電壓與漏源電壓分別是： VSG,3=VSG,4=VDD-VTH VSD,3=VSD,4=VDD

4、-VTH （3-74）V3和V4均處于飽和工作狀態(tài)，有： V3和V4兩管的總電流是： 將上式代入前式（3-74） ，可解出： 在電路完全互補對稱時，既有n=p，VTN=|VTp|VT，這樣，上式可簡化為：(2) VA=VDD,VB從零增大到VTH 與非門“翻轉(zhuǎn)”，輸出從高電平降至低電平，電路中各電壓關(guān)系是： VGS,1VTH-VDS,2 VDS,1+VDS,2=Vout=VTH 與第1種情況相同，VGS,lVDS,1，V1處于飽和狀態(tài)，V2處于非飽和狀態(tài)，其電流分別是：由于兩管串聯(lián)，電流相等，ID,1=ID,2ID，可解出： (3-85) 同理可得：現(xiàn)在再來考慮PMOS管，因為VGS,3=0，

5、晶體管V3截止，晶體管V4處于飽和狀態(tài)，有： 代入式中：最后的表達關(guān)系。在n=p，VTN=|VTp|VT，的條件下由上述各式可求得： (3) VB=VDD，VA從零增大到VTH時的分析計算與第(2)種情況時的分析計算相同，此處不再贅述。 綜合上述三種情況，兩輸入CMOS與非門的典型直流傳輸特性如圖所示。圖中曲線A表示Vin,B固定在高電平，Vin,A變化時的特性曲線，曲線B表示Vin,A固定在高電平，Vin,B變化時的特性曲線；曲線A,B表示Vin,A和Vin,B同時變化時的特性曲線。 按照VTH為已知條件來設(shè)計兩輸入與非門時，可以考慮以第1種情況，即以VA，VB同時增長至VTH時與非門“翻轉(zhuǎn)

6、”的情形來進行設(shè)計。由下式: 可求出:若VTn=|VTP|且要求VTH=VDD2時，由上式可得到n4p。 在工藝條件固定時，完全由器件版圖尺寸寬長比所確定。因此CMOS與非門中n與p間關(guān)系確定就意味著相應(yīng)版圖結(jié)構(gòu)中兩種管子幾何尺寸關(guān)系被確定。 在討論CMOS倒相器時曾指出，電氣特性對稱時將導(dǎo)致版圖幾何尺寸不對稱；幾何尺寸對稱時其電氣特性亦不對稱。 需要說明，N輸入與非門要求N支MOS管串聯(lián)工作，這使得器件的寬長比W/L減小了N倍，同時襯底效應(yīng)也隨之增大。在各個輸入電平不同組合時邏輯閾值的差別也更為顯著。因此在實際設(shè)計中，輸入端一般不超過四個，多輸入端應(yīng)用時可通過邏輯轉(zhuǎn)換來實現(xiàn)。 2 CMOS或

7、非門 兩輸入CMOS或非門電路如圖3-31所示，兩支NMOS管接成并聯(lián)形式，PMOS管則對偶地接成串聯(lián)。它們的襯底分別接到零電位和電源電壓高電平VDD。 與與非門的分析類似，可以得到或非門在不同輸入條件下的直流轉(zhuǎn)移特性曲線，如右圖所示。251. PUN由PMOS管組成，PDN由NMOS管組成2. PMOS管數(shù)與NMOS管數(shù)及輸入端數(shù)都相同（為1時即是反相器）3.所有輸入都同時分配到PUN和PDN中 5.穩(wěn)定狀態(tài)時PUN和PDN只有一個導(dǎo)通6.輸出高電平為VDD，輸出低電平為VSS 7. 理想靜態(tài)功耗為零 FVDDNMOSPDNIn1InNPMOSPUNIn1InNVSS8. 單級門完成的功能都

8、是反相的 4. PUN和PDN采用互為對偶網(wǎng)絡(luò) 標準CMOS靜態(tài)基本門電路結(jié)構(gòu)26標準CMOS靜態(tài)基本門電路結(jié)構(gòu)1. 或非門（nor） (1)電路結(jié)構(gòu)示例VDDCBFnor4ADVDDABFFnor2VDDCBFnor3APDN中的NMOS管是單一的并聯(lián)關(guān)系PUN中的PMOS管是單一的串聯(lián)關(guān)系 27PUN導(dǎo)通時，等效PMOS管的寬長比減小(與端數(shù)有關(guān))PUN(W/L)P/3VDDCBFnor3A標準CMOS靜態(tài)基本門電路結(jié)構(gòu)1. 或非門（nor） (2) PUN等效分析示例28PDN導(dǎo)通時，隨著導(dǎo)通NMOS管個數(shù)的增加，等效NMOS管的寬長比加大。PDN(W/L)N2(W/L)N3(W/L)N

9、VDDCBFnor3A標準CMOS靜態(tài)基本門電路結(jié)構(gòu)1. 或非門（nor） (3) PDN等效分析示例29下降時間 tfNMOS管有導(dǎo)通的輸出電平就會下降。下降時間tf隨著NMOS管同時導(dǎo)通個數(shù)的增加而減小?；蚍情T輸入端數(shù)過多將會嚴重增加上升時間tr，適合要求下降速度快的電路。上升時間 trPMOS管全導(dǎo)通輸出電平才會上升。上升時間tr隨著輸入端數(shù)的增加而增大。VDDCBFnor3A標準CMOS靜態(tài)基本門電路結(jié)構(gòu)1. 或非門（nor） (4) 特性分析示例30轉(zhuǎn)折電壓VTH設(shè)：o = N P=N(W/L)NP(W/L)P則：1 = 3o 2 = 6o 3 = 9oVTH逐漸遠離VDD，低電平噪

10、聲容限下降?；蚍情T輸入端數(shù)過多將會嚴重影響噪聲容限(VTH)VDDCBFnor3AVDD0VOViVDDo3 標準CMOS靜態(tài)基本門電路結(jié)構(gòu)1. 或非門（nor） (4) 特性分析示例31標準CMOS靜態(tài)基本門電路結(jié)構(gòu)2. 與非門（nand） (1)電路結(jié)構(gòu)示例VDDABFnand4CDFABnand3CVDDABFnand2VDDPDN中的NMOS管是單一的串聯(lián)關(guān)系PUN中的PMOS管是單一的并聯(lián)關(guān)系 32PUN導(dǎo)通時，隨著導(dǎo)通PMOS管個數(shù)的增加，等效PMOS管的寬長比加大。FABnand3CVDDPUN(W/L)P2(W/L)p3(W/L)p標準CMOS靜態(tài)基本門電路結(jié)構(gòu)2. 與非門（n

11、and） (2) PUN等效分析示例33PDN導(dǎo)通時，等效NMOS管的寬長比減小(與端數(shù)有關(guān))FABnand3CVDDPDN(W/L)N/3標準CMOS靜態(tài)基本門電路結(jié)構(gòu)2. 與非門（nand） (3) PDN等效分析示例34上升時間trPMOS管有導(dǎo)通的輸出電平就會上升。上升時間tr隨著PMOS管同時導(dǎo)通個數(shù)的增加而減小。與非門輸入端數(shù)過多將會嚴重增加下降時間tf，適合要求上升速度快的電路。FABnand3CVDD下降時間tfNMOS管全導(dǎo)通輸出電平才會下降。下降時間tf隨著輸入端數(shù)的增加而增大。標準CMOS靜態(tài)基本門電路結(jié)構(gòu)2. 與非門（nand） (4) 特性分析示例35轉(zhuǎn)折電壓VTHF

12、ABnand3CVDD設(shè)：o = N P=N(W/L)NP(W/L)P則：1 = o/3 2 = o/6 3 = o/9VTH逐漸靠近VDD，高電平噪聲容限下降。與非門輸入端數(shù)過多將會嚴重影響噪聲容限(VTH)VDD0VOViVDDo3標準CMOS靜態(tài)基本門電路結(jié)構(gòu)2. 與非門（nand） (4) 特性分析示例AOI邏輯門和OAI邏輯門 AOI邏輯門(And Or Inverter) 是與或非門， OAI邏輯門(Or And Inverter)是或與非門，是一種十分有用的邏輯設(shè)計單元。兩種結(jié)構(gòu)的電路都具有所用晶體管數(shù)少，電路工作速度較高的特點。 AOI邏輯門若用兩個與非門、兩個倒相器和一個或非門來實現(xiàn)，需要用？支晶體管。所用晶體管數(shù)少輸出脈沖時間參數(shù)比較 在表3-3中列出了四種邏輯門在典型工作條件下輸出脈沖下降時間tf和上升時間tr。從表中看到與非門、倒相器和或非門的脈沖下降時間分別是6、3.5和2.5ns，級聯(lián)后總的脈沖下降時間將是12ns； 三個門的脈沖上升時間分別是 2.6、3.1和9.5ns，級聯(lián)后的脈沖上升時間將是15.2ns。AOI門的脈沖下降時間和上升時間分別是6ns和9.5ns，電路工作速度明顯提高。 或門和與非門實現(xiàn)的OAI門 一種非對稱結(jié)構(gòu)的AOI門 變形AOI門 異或門的變形AOI門實現(xiàn) 變形OAI門實現(xiàn)的異或非門