07.微機接口-第七章

1、第七章節(jié) 8086時序1.時序概念:時鐘周期(T狀態(tài)周期)機器周期(總線周期)指令周期空閑狀態(tài)周期TI等待周期Tw2.典型總線周期存儲器及外設(shè)讀寫周期中斷響應(yīng)周期總線請求/響應(yīng)周期1. 有利于我們深入了解指令的執(zhí)行過程2. 有利于我們在編程時適當(dāng)選用指令以縮短指令的存貯空間和指令執(zhí)行時間3. CPU與存貯器或I/O端口連接時，要考慮如何實現(xiàn)時序上的配合4. 微型機用于實時控制時,必須估計或計算CPU完成操作所需時間,以便與控制過程配合舉例1.時鐘周期 (T狀態(tài)周期Clock Cycle)T1T2T3T47.1 時鐘周期、總線周期和指令周期微處理器內(nèi)部操作的最基本時鐘單元，寬度為時鐘信號相鄰兩上

2、升沿之間的時鐘間隔。2.機器周期(總線周期Bus Cycle) 微機處理器BIU與外部電路之間進行一次數(shù)據(jù)傳送操作所占用的時間，包含若干個時鐘周期。T1T2T3T4T1T1T2T3T4總線周期總線周期地址數(shù)據(jù)地址ADCLK數(shù)據(jù)3.指令周期(Instruction Cycle) 執(zhí)行一條指令所需要的時間，由一至若干個機器周期組成。7.2 系統(tǒng)的復(fù)位操作8086CPU的RESET引腳是用于系統(tǒng)復(fù)位的，可完成系統(tǒng)復(fù)位和啟動操作，復(fù)位時，CPU內(nèi)部的寄存器狀態(tài)為：標(biāo)志寄存器FR、指令指針I(yè)P、段寄存器DS、SS、ES清零，指令隊列清空，段寄存器CS置為FFFFH。實際上，除了CS外，所有內(nèi)部寄存器都清

3、零。啟動后，從內(nèi)存的FFFF0H開始執(zhí)行程序，F(xiàn)FFF0H處一般存放一條無條件轉(zhuǎn)移指令，轉(zhuǎn)向系統(tǒng)程序的入口地址。8086CPU復(fù)位時序圖至少四個時鐘周期CLKRESET內(nèi)部RESET控制線ALE、HLDA地址線7.3 總線操作與時序Intel 8086微處理器采用總線復(fù)用操作方式8086的16位數(shù)據(jù)總線和地址總線的低16位是共用的，典型的總線周期如圖T1T2T3T4T1T1T2T3T4總線周期總線周期地址數(shù)據(jù)地址ADCLK數(shù)據(jù)在沒有插入等待時鐘周期TW的情況下，總線周期由4個時鐘周期組成，即圖中T1、T2、T3、T4在T1期間CPU把存儲器或外設(shè)的地址放到總線上，這些地址信息由ALE控制鎖存到

4、地址鎖存器中，以便使總線上可以傳送數(shù)據(jù)信息。T2期間分時復(fù)用的地址/數(shù)據(jù)總線處于高阻態(tài)，以便為讀入或?qū)懗鰯?shù)據(jù)作準(zhǔn)備。在T3和T4期間，讀或?qū)懙臄?shù)據(jù)出現(xiàn)在總線上，以使完成讀或?qū)懙牟僮?。等待周期TW：T1T2T3TW一個總線周期數(shù)據(jù)輸入地址輸出T4READY地址總線READY信號的定時波形如果在T3周期結(jié)束之前，存儲器或外設(shè)未準(zhǔn)備好數(shù)據(jù)傳送，就要啟動輸入CPU的READY線使之變低電平，從而在T3和T4之間插入一個或多個TW等待周期，直到READY變高，轉(zhuǎn)入T4周期，完成讀寫操作?？臻e狀態(tài)周期T1：8086執(zhí)行部件EU和總線接口部件BIU在一定程度上獨立并行工作，只有當(dāng)BIU為了填滿指令隊列或EU

5、執(zhí)行指令需要與外部交換數(shù)據(jù)時，申請一個總線周期，此時BIU才執(zhí)行一個總線周期。因此在兩個總線周期之間，可能會存在一些BIU空閑時鐘周期。一、8086讀總線周期T1T2T3T4一個總線周期CLKA19A16S6S3A19/S6 A16/S3BHE/S7DATA INAD15 AD0ALE低=I/O，高=MM/IORDDT/RDENA15A0舉例二、8086具有等待狀態(tài)的讀總線周期T1T2T3TW一個總線周期CLKA19A16A19/S6 A16/S3BHE/S7DATA INAD15 AD0ALE低=I/O， 高=MM/IORDDT/RDENA15A0T4READYWAITREADYS6S3三、

6、8086寫總線周期T1T2T3T4一個總線周期CLKA19 A16S6 S3A19/S6 A16/S3BHE/S7DATA OUTAD15 AD0ALE高=I/O，低=MM/IOWRDT/RDENA15A0四、8086具有等待狀態(tài)的寫總線周期T1T2T3T4一個總線周期CLKA19 A16S6 S3A19/S6 A16/S3BHE/S7DATA OUTAD15 AD0ALE高=I/O，低=MM/IOWRDT/RDENA15A0TWREADYWAITREADY五、8086最小模式下的總線保持T4 OR T1CLKHOLDHLDAAD15 AD0A19/S6 A16/S3六、8086中斷響應(yīng)周期T

7、1T2T3T4T1T2T3T4向量類型ALEAD0 AD15INTADENCLK第一個中斷響應(yīng)周期第二個中斷響應(yīng)周期eg. 使AX清零MOV AX, 0三字節(jié) 4TSUB AX, AX二字節(jié) 3TXOR AX, AX二字節(jié) 3Teg. MOV AX, 2000H設(shè) DS=1000H，12000H=67H，12001H=45HT1T2T3T4一個總線周期CLKA19A16S6S3A19/S6 A16/S3BHE/S7DATA INAD15 AD0ALEM/IORDA15A00010 0000 0000 000000014567HBHE為低M/IO為高AX=4567H在T1的前半周時，CPU把存儲

8、器或外設(shè)端口地址放入AD0AD15和A16/S3A19 / S6 。M/IO信號有效，如果是存儲器讀，則M/IO線為高電平；如果是外設(shè)讀操作，則M/IO為低電平。該信號從T1開始維持到T4結(jié)束，BHE/S7信號也在T1時刻選通，以指明高8位數(shù)據(jù)總線上的信息是可用的。地址和BHE/S7輸出同時，ALE變?yōu)楦唠娖剑蠹s經(jīng)過半個周期，在T1后半周變?yōu)榈碗娖?，其下降沿使地址信息鎖存到鎖存器中。DT/R輸出為低電平，表明此時進行了是總線讀操作。RD 信號變?yōu)榈碗娖?，指示本周期進行讀操作。DEN 信號變?yōu)榈碗娖剑撔盘柾ǔＳ糜诳刂齐p向數(shù)據(jù)總線緩沖器的數(shù)據(jù)傳輸操作。上述 RD 和 DEN 信號維持到T4開始

9、。在T2的前半周時，結(jié)束地址信息的輸出，AD0AD15變?yōu)楦咦钁B(tài)，A16/S3A19 / S6 和BHE/S7輸出周期狀態(tài)信息，并維持到T4 。 在基本總線周期T3狀態(tài)，內(nèi)存單元或I/O端口將數(shù)據(jù)送到數(shù)據(jù)總線上。CPU通過AD15AD0接收數(shù)據(jù)。 在T4狀態(tài)和前一個狀態(tài)交界的下降沿處，CPU對數(shù)據(jù)總線進行采樣，從而獲得數(shù)據(jù)。 CPU在T3狀態(tài)前沿對READY信號進行采樣，如果READY為低，即說明存儲器和外設(shè)尚未準(zhǔn)備好，CPU就會在T3和T4之間自動插入一個或幾個等待狀態(tài)TW，CPU在某每個TW前沿處對READY信號進行采樣，直至CPU接收到高電平的READY信號后，再把TW的狀態(tài)執(zhí)行完，脫離

10、TW，進入T4。在T1的前半周時，CPU把存儲器或外設(shè)端口地址放入AD0AD15和A16/S3A19 / S6 。M/IO信號有效，如果是存儲器寫，則M/IO線為高電平；如果是外設(shè)寫操作，則M/IO為低電平。該信號從T1開始維持到T4結(jié)束，BHE/S7信號也在T1時刻選通，以指明高8位數(shù)據(jù)總線上的信息是可用的。地址和BHE/S7輸出同時，ALE變?yōu)楦唠娖剑蠹s經(jīng)過半個周期，在T1后半周變?yōu)榈碗娖?，其下降沿使地址信息鎖存到鎖存器中。DT/R輸出為高電平，表明此時進行了是總線寫操作。WR信號變?yōu)榈碗娖?，指示本周期進行寫操作。DEN 信號變?yōu)榈碗娖剑撔盘柾ǔＳ糜诳刂齐p向數(shù)據(jù)總線緩沖器的數(shù)據(jù)傳輸操作

11、。上述 RD 和 DEN 信號維持到T4開始。地址信號發(fā)出之后，CPU立即從AD0AD15發(fā)出要寫到存儲單元或I/O端口的數(shù)據(jù)，A16/S3A19 / S6 和BHE/S7輸出周期狀態(tài)信息，并維持到T4 狀態(tài)。 在T3狀態(tài)，CPU繼續(xù)提供狀態(tài)信息和數(shù)據(jù)，并且繼續(xù)維持WR、M/IO及DEN信號為有效電平。 在T4狀態(tài)，CPU認(rèn)為存儲器或外設(shè)端口已經(jīng)完成數(shù)據(jù)的寫入，因而，數(shù)據(jù)從數(shù)據(jù)總線上被撤除，各控制信號線和狀態(tài)信號線也進入無效狀態(tài)。此時DEN信號總是進入高電平，從而使總線收發(fā)器不工作。 如果系統(tǒng)中設(shè)置READY電路，并且CPU在T3狀態(tài)的一開始未收到“準(zhǔn)備好”信號，那么，會在狀態(tài)T3和T4之間插入一個或幾個等待周期。直到在某個TW的前沿處，CPU采樣到“準(zhǔn)備好”信號后，便將TW狀態(tài)作為最后一個等待狀態(tài)。執(zhí)行完TW狀態(tài)后進入T4狀態(tài)。在TW狀態(tài)，總線上所有控制信號的情況和T3時一樣，數(shù)據(jù)總線上也仍然保持要寫入的數(shù)據(jù)。在每個時鐘脈沖的上升沿，CPU會對HOLD引腳信號進行采樣。如果檢測HOLD處于高電平狀態(tài)，并且在允許讓出總線周期的T4狀態(tài)或者空閑狀態(tài)TI之后的下一個時鐘周期，CPU把HLDA變?yōu)橛行?，讓出總線控制權(quán)。如果發(fā)出請求設(shè)備將HOLD變?yōu)榈碗娖?，CPU收回總線控制權(quán)。CPU一旦讓出總線控制權(quán)，便使地址/數(shù)據(jù)引腳、地址/狀態(tài)引腳以及控制信號引腳RD、WR、INTA、M