eda實(shí)驗(yàn)報(bào)告組合電路設(shè)計(jì)說(shuō)明

電子設(shè)計(jì)自動(dòng)化課程實(shí)驗(yàn)報(bào)告學(xué)號(hào)：08291117姓名:圖爾蓀。依明班級(jí)：電氣0804任課老師：李景新第二次實(shí)驗(yàn)報(bào)告組合電路設(shè)計(jì)（一）課題：設(shè)計(jì)一個(gè)四位全加器，進(jìn)位輸出是快速進(jìn)位位一、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)四位的全加器，進(jìn)位輸出是快速進(jìn)位位；二、實(shí)驗(yàn)設(shè)計(jì)及過(guò)程（1）設(shè)計(jì)思路謝謝閱讀謝謝閱讀達(dá)式：CiAiBiACii1BCAii1Bi(AiBii)Ci1而不需要依賴低位進(jìn)位。邏輯表達(dá)式解釋：當(dāng)?shù)趇位被加數(shù)A和加數(shù)B均為1ii有AB結(jié)A)C1，由“”的原理可知，不論低位運(yùn)算(iB果i1iii如何，本位必然有進(jìn)位輸出（C1和B中只有一個(gè)Aii為i1時(shí)，有A且A1，因此BC0BCiiiiii1位二進(jìn)制全加器的“與進(jìn)位”相結(jié)合，可得到表達(dá)式：感謝閱讀。所以，四SiAiBiCi1從而構(gòu)成快速進(jìn)位加法器。（2）流程圖（3）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;感謝閱讀USEIEEE.STD_LOGIC_ARITH.ALL;感謝閱讀ENTITYquanjiaqiISPORT(A0,A1,A2,A3,B0,B1,B2,B3,Ci:INSTD_LOGIC;感謝閱讀S0,S1,S2,S3,Co:OUTSTD_LOGIC);精品文檔放心下載ENDquanjiaqi;ARCHITECTUREbethOFquanjiaqi謝謝閱讀BEGINPROCESS(A0,A1,A2,A3,B0,B1,B2,B3,Ci)謝謝閱讀VARIABLEU0,U1,U2:STD_LOGIC;感謝閱讀BEGINS0<=(A0xorB0)Ci;U0:=(A0ANDB0)OR((A0ORANDCi);感謝閱讀S1<=(A1xorB1)U0;U1:=(A1ANDB1)OR((A1ORANDB0)or謝謝閱讀((A1orB1)and(A0orB0)andCi);謝謝閱讀S2<=(A2xorB2)U1;U2:=(A2andB2)or((A2orB2)andandor((A2精品文檔放心下載orand(A1orB1)andA0andB0)or((A2or精品文檔放心下載B2)and(A1orand(A0orandCi);感謝閱讀S3<=(A3xorB3)U2;Co<=((A3xorand(A2xorandxor精品文檔放心下載(A0xorandCi)or((A3xorand(A2xor謝謝閱讀B2)and(A1xorB1)A0andor((A3xor謝謝閱讀B3)and(A2xorB2)A1andor((A3xor謝謝閱讀B3)andandor(A3andB3);謝謝閱讀ENDPROCESS;ENDbeth;（4）仿真波形波形解釋：1、0——10ns：1+1+1=3；2、10——20ns：6+10=16；3、20——30ns：1+10+5=16；4、30——40ns：1+15+15=31.（注：是借位位，是進(jìn)位位，A與B是加數(shù)，S謝謝閱讀由此可知，該仿真波形說(shuō)明設(shè)計(jì)的正確性。三、實(shí)驗(yàn)收獲本實(shí)驗(yàn)為簡(jiǎn)單邏輯組合電路，全加器設(shè)計(jì)，使用了最簡(jiǎn)單VHDL語(yǔ)言的使用和quarters精品文檔放心下載精品文檔放心下載感謝閱讀可以使得程序執(zhí)行起來(lái)快速，減少時(shí)間的損耗。四，試驗(yàn)中遇到的問(wèn)題及解決步驟1、找不到合適的編寫(xiě)方式實(shí)現(xiàn)快速進(jìn)位在數(shù)電課本上找到了全感謝閱讀加器的資料，并且找到了合適的公式。2、建立文件編寫(xiě)完之后無(wú)法申報(bào)文件。應(yīng)該把文件名與匯編語(yǔ)精品文檔放心下載言中定義的名字一樣。組合電路設(shè)計(jì)（二）課題：用IF語(yǔ)句和CASE語(yǔ)句設(shè)計(jì)一個(gè)4-16譯碼器精品文檔放心下載一、熟悉譯碼器的原理、熟悉、掌握二實(shí)驗(yàn)設(shè)計(jì)思路1、使能端為E；當(dāng)E=1時(shí)芯片開(kāi)始工作.否者輸出為感謝閱讀1111111111111111。2、當(dāng)輸入端口abcd為：0000時(shí)輸出謝謝閱讀0001時(shí)輸出精品文檔放心下載0010時(shí)輸出謝謝閱讀0011時(shí)輸出感謝閱讀0100時(shí)輸出謝謝閱讀0101時(shí)輸出精品文檔放心下載0110時(shí)輸出精品文檔放心下載0111時(shí)輸出精品文檔放心下載1000時(shí)輸出謝謝閱讀1001時(shí)輸出謝謝閱讀1010時(shí)輸出謝謝閱讀1011時(shí)輸出謝謝閱讀1100時(shí)輸出謝謝閱讀1101時(shí)輸出精品文檔放心下載1110時(shí)輸出精品文檔放心下載1111時(shí)輸出精品文檔放心下載高阻或無(wú)輸出時(shí)輸出謝謝閱讀YN….….感謝閱讀謝謝閱讀ENTITYIS精品文檔放心下載q:OUT謝謝閱讀lsh;感謝閱讀signal精品文檔放心下載beginbegincaseis感謝閱讀謝謝閱讀精品文檔放心下載謝謝閱讀謝謝閱讀謝謝閱讀感謝閱讀謝謝閱讀精品文檔放心下載感謝閱讀感謝閱讀謝謝閱讀精品文檔放心下載謝謝閱讀謝謝閱讀謝謝閱讀精品文檔放心下載endendendend當(dāng)使能端E=0時(shí)，輸出全為1）1感謝閱讀一、實(shí)驗(yàn)收獲本次實(shí)驗(yàn)開(kāi)始使用條件語(yǔ)句IF和CASE。IF是假設(shè)有某種精品文檔放心下載感謝閱讀律時(shí)，就應(yīng)該使用CASE語(yǔ)句進(jìn)行編程。第三次實(shí)驗(yàn)報(bào)告時(shí)序電路設(shè)計(jì)課題：4位二進(jìn)制同步加/減法可逆計(jì)數(shù)器一1.了解4位二進(jìn)制同步加/減法可逆計(jì)數(shù)器原理。2.熟悉二·實(shí)驗(yàn)設(shè)計(jì)思路輸入端口：clr：清零端高電平有效，異步清零)clk：時(shí)鐘脈沖d3~d0：4位二進(jìn)制數(shù)輸入端updown：加/減法控制信號(hào)——執(zhí)行加；——執(zhí)行減)謝謝閱讀輸出端口：q3~q0：4位二進(jìn)制計(jì)數(shù)輸出co：進(jìn)位輸出bo：借位輸出運(yùn)行過(guò)程：clr為0時(shí)輸出q3~q0為0000；當(dāng)clr為1是芯片開(kāi)始工作；load為1時(shí)輸出為q3q2q1q0=d3d2d1d0；精品文檔放心下載當(dāng)updown=1時(shí)為加法計(jì)數(shù)器co=0當(dāng)q3q2q1q0=1111時(shí)給一個(gè)clk脈感謝閱讀沖時(shí)co=1且q3q2q1q0=0000；當(dāng)updown=0時(shí)為加法計(jì)數(shù)器bo=0當(dāng)q3q2q1q0=0000時(shí)給一個(gè)clk脈精品文檔放心下載沖時(shí)co=1且q3q2q1q0=1111。use精品文檔放心下載is謝謝閱讀d:inrange0to精品文檔放心下載0to謝謝閱讀endof感謝閱讀beginbeginifand謝謝閱讀ifelsif謝謝閱讀if感謝閱讀if精品文檔放心下載endendend使能端clr為00，置數(shù)load=1輸謝謝閱讀入d使能端為，置數(shù)load=0時(shí)，實(shí)現(xiàn)如圖所示計(jì)數(shù)功能謝謝閱讀六、實(shí)驗(yàn)中遇到的問(wèn)題及解決步驟