計(jì)算機(jī)組成原理第3章習(xí)題參考答案解析

.6/6第3章習(xí)題參考答案1、設(shè)有一個(gè)具有20位地址和32位字長(zhǎng)的存儲(chǔ)器,問<1>該存儲(chǔ)器能存儲(chǔ)多少字節(jié)的信息？<2>如果存儲(chǔ)器由512K×8位SRAM芯片組成,需要多少片？<3>需要多少位地址作芯片選擇？解：<1>該存儲(chǔ)器能存儲(chǔ)：<2>需要<3>用512K8位的芯片構(gòu)成字長(zhǎng)為32位的存儲(chǔ)器,則需要每4片為一組進(jìn)行字長(zhǎng)的位數(shù)擴(kuò)展,然后再由2組進(jìn)行存儲(chǔ)器容量的擴(kuò)展。所以只需一位最高位地址進(jìn)行芯片選擇。2、已知某64位機(jī)主存采用半導(dǎo)體存儲(chǔ)器,其地址碼為26位,若使用4M×8位的DRAM芯片組成該機(jī)所允許的最大主存空間,并選用內(nèi)存條結(jié)構(gòu)形式,問；

<1>若每個(gè)內(nèi)存條為16M×64位,共需幾個(gè)內(nèi)存條?

<2>每個(gè)內(nèi)存條內(nèi)共有多少DRAM芯片?

<3>主存共需多少DRAM芯片?CPU如何選擇各內(nèi)存條?解：<1>共需內(nèi)存條<2>每個(gè)內(nèi)存條內(nèi)共有個(gè)芯片<3>主存共需多少個(gè)RAM芯片,共有4個(gè)內(nèi)存條,故CPU選擇內(nèi)存條用最高兩位地址A24和A25通過(guò)2：4譯碼器實(shí)現(xiàn)；其余的24根地址線用于內(nèi)存條內(nèi)部單元的選擇。3、用16K×8位的DRAM芯片構(gòu)成64K×32位存儲(chǔ)器,要求：<1>畫出該存儲(chǔ)器的組成邏輯框圖。<2>設(shè)存儲(chǔ)器讀/寫周期為0.5μS,CPU在1μS內(nèi)至少要訪問一次。試問采用哪種刷新方式比較合理?兩次刷新的最大時(shí)間間隔是多少?對(duì)全部存儲(chǔ)單元刷新一遍所需的實(shí)際刷新時(shí)間是多少?解：<1>用16K×8位的DRAM芯片構(gòu)成64K×32位存儲(chǔ)器,需要用個(gè)芯片,其中每4片為一組構(gòu)成16K×32位——進(jìn)行字長(zhǎng)位數(shù)擴(kuò)展<一組內(nèi)的4個(gè)芯片只有數(shù)據(jù)信號(hào)線不互連——分別接D0D7、D8D15、D16D23和D24D31,其余同名引腳互連>,需要低14位地址<A0A13>作為模塊內(nèi)各個(gè)芯片的內(nèi)部單元地址——分成行、列地址兩次由A0A6引腳輸入；然后再由4組進(jìn)行存儲(chǔ)器容量擴(kuò)展,用高兩位地址A14、A15通過(guò)2：4譯碼器實(shí)現(xiàn)4組中選擇一組。畫出邏輯框圖如下。<2>設(shè)刷新周期為2ms,并設(shè)16K8位的DRAM結(jié)構(gòu)是1281288存儲(chǔ)陣列,則對(duì)所有單元全部刷新一遍需要128次<每次刷新一行,共128行>若采用集中式刷新,則每2ms中的最后1280.5s=64s為集中刷新時(shí)間,不能進(jìn)行正常讀寫,即存在64s的死時(shí)間若采用分散式刷新,則每1s只能訪問一次主存,而題目要求CPU在1μS內(nèi)至少要訪問一次,也就是說(shuō)訪問主存的時(shí)間間隔越短越好,故此方法也不是最適合的比較適合采用異步式刷新：采用異步刷新方式,則兩次刷新操作的最大時(shí)間間隔為,可取15.5s；對(duì)全部存儲(chǔ)單元刷新一遍所需的實(shí)際刷新時(shí)間為：15.5s128=1.984ms；采用這種方式,每15.5s中有0.5s用于刷新,其余的時(shí)間用于訪存<大部分時(shí)間中1s可以訪問兩次內(nèi)存>。4、有一個(gè)1024K×32位的存儲(chǔ)器,由128K×8位的DRAM芯片構(gòu)成。問：<1>總共需要多少DRAM芯片?<2>設(shè)計(jì)此存儲(chǔ)體組成框圖。<3>采用異步刷新方式,如單元刷新間隔不超過(guò)8ms,則刷新信號(hào)周期是多少?解：<1>需要片,每4片為一組,共需8組<2>設(shè)計(jì)此存儲(chǔ)體組成框圖如下所示。<3>設(shè)該128K8位的DRAM芯片的存儲(chǔ)陣列為5122568結(jié)構(gòu),則如果選擇一個(gè)行地址進(jìn)行刷新,刷新地址為A0A8,那么該行上的2048個(gè)存儲(chǔ)元同時(shí)進(jìn)行刷新,要求單元刷新間隔不超過(guò)8ms,即要在8ms內(nèi)進(jìn)行512次刷新操作。采用異步刷新方式時(shí)需要每隔進(jìn)行一次,可取刷新信號(hào)周期為15.5s。5、要求用256K×l6位SRAM芯片設(shè)計(jì)1024K×32位的存儲(chǔ)器。SRAM芯片有兩個(gè)控制端：當(dāng)CS有效時(shí),該片選中。當(dāng)W/R＝1時(shí)執(zhí)行讀操作,當(dāng)W/R=0時(shí)執(zhí)行寫操作。解：,共需8片,分為4組,每組2片即所設(shè)計(jì)的存儲(chǔ)器單元數(shù)為1M,字長(zhǎng)為32,故地址長(zhǎng)度為20位〔A19~A0,所用芯片存儲(chǔ)單元數(shù)為256K,字長(zhǎng)為16位,故占用的地址長(zhǎng)度為18位〔A17~A0。由此可用字長(zhǎng)位數(shù)擴(kuò)展與字單元數(shù)擴(kuò)展相結(jié)合的方法組成組成整個(gè)存儲(chǔ)器字長(zhǎng)位數(shù)擴(kuò)展：同一組中2個(gè)芯片的數(shù)據(jù)線,一個(gè)與數(shù)據(jù)總線的D15~D0相連,一個(gè)與D31~D16相連；其余信號(hào)線公用<地址線、片選信號(hào)、讀寫信號(hào)同名引腳互連>字單元數(shù)擴(kuò)展：4組RAM芯片,使用一片2:4譯碼器,各組除片選信號(hào)外,其余信號(hào)線公用。其存儲(chǔ)器結(jié)構(gòu)如圖所示6、用32K×8位的E2PROM芯片組成128K×16位的只讀存儲(chǔ)器,試問：<1>數(shù)據(jù)寄存器多少位?<2>地址寄存器多少位?<3>共需多少個(gè)E2PROM芯片?<4>畫出此存儲(chǔ)器組成框圖。解：<1>系統(tǒng)16位數(shù)據(jù),所以數(shù)據(jù)寄存器16位<2>系統(tǒng)地址128K＝217,所以地址寄存器17位<3>共需,分為4組,每組2片<4>組成框圖如下7．某機(jī)器中,已知配有一個(gè)地址空間為0000H3FFFH的ROM區(qū)域。現(xiàn)在再用一個(gè)RAM芯片<8K×8>形成40K×l6位的RAM區(qū)域,起始地為6000H。假設(shè)RAM芯片有和信號(hào)控制端。CPU的地址總線為A15A0,數(shù)據(jù)總線為D15D0,控制信號(hào)為<讀/寫>,<訪存>,要求：<1>畫出地址譯碼方案。<2>將ROM與RAM同CPU連接。解：<1>由于RAM芯片的容量是8K×8,要構(gòu)成40K×16的RAM區(qū)域,共需要,分為5組,每組2片；8K=213,故低位地址為13位：A12~A0每組的2片位并聯(lián),進(jìn)行字長(zhǎng)的位擴(kuò)展有5組RAM芯片,故用于組間選擇的譯碼器使用3:8譯碼器,用高3位地址A15~A13作譯碼器的選擇輸入信號(hào)地址分配情況：各芯片組各組地址區(qū)間A15A14A13138的有效輸出ROM0000H3FFFH000001010RAM16000H7FFFH011RAM28000H9FFFH100RAM3A000HBFFFH101RAM4C000HDFFFH110RAM5E000HFFFFH111注：RAM1RAM5各由2片8K8芯片組成,進(jìn)行字長(zhǎng)位擴(kuò)展各芯片組內(nèi)部的單元地址是A12~A0由全0到全1<2>ROM、RAM與CPU的連接如圖：8、設(shè)存儲(chǔ)器容量為64M,字長(zhǎng)為64位,模塊數(shù)m=8,分別用順序和交叉方式進(jìn)行組織。存儲(chǔ)周期T＝100ns,數(shù)據(jù)總線寬度為64位,總線傳送周期,=50ns。求：順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少?解：順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=8個(gè)字的信息總量都是：q=64位×8=512位順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出8個(gè)字所需的時(shí)間分別是：t1=mT=8×100ns=8×10-7st2=T+<m-1>τ=100ns+7×50ns=450ns=4.5×10-7s順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：W1=q/t1=512/<8×10-7>=64×107[位/s]W2=q/t2=512/<4.5×10-7>=113.8×107[位/s]9、CPU執(zhí)行一段程序時(shí),cache完成存取的次數(shù)為2420次,主存完成存取的次數(shù)為80次,已知cache存儲(chǔ)周期為40ns,主存存儲(chǔ)周期為240ns,求cache／主存系統(tǒng)的效率和平均訪問時(shí)間。解：cache的命中率：主存慢于Cache的倍率：Cache/主存系統(tǒng)的效率：平均訪問時(shí)間：10、已知cache存儲(chǔ)周期40ns,主存存儲(chǔ)周期200ns,cache/主存系統(tǒng)平均訪問時(shí)間為50ns,求cache的命中率是多少?解：已知cache／主存系統(tǒng)平均訪問時(shí)間ta=50ns由于所以有11、某計(jì)算機(jī)采用四體交叉存儲(chǔ)器,今執(zhí)行一段小循環(huán)程序,此程序放在存儲(chǔ)器的連續(xù)地址單元中,假設(shè)每條指令的執(zhí)行時(shí)間相等,而且不需要到存儲(chǔ)器存取數(shù)據(jù),請(qǐng)問在下面兩種情況中〔執(zhí)行的指令數(shù)相等,程序運(yùn)行的時(shí)間是否相等。<1>循環(huán)程序由6條指令組成,重復(fù)執(zhí)行80次。<2>循環(huán)程序由8條指令組成,重復(fù)執(zhí)行60次。解：設(shè)取指周期為T,總線傳送周期為τ,每條指令的執(zhí)行時(shí)間相等,并設(shè)為t0,存儲(chǔ)器采用四體交叉存儲(chǔ)器,且程序存放在連續(xù)的存儲(chǔ)單元中,故取指令操作采用流水線存取方式,兩種情況程序運(yùn)行的總的時(shí)間分別為：<1>t=<T+5τ+6t0>*80=80T+400τ+480t0<2>t=<T+7τ+8t0>*60=60T+420τ+480t0所以不相等12、一個(gè)由主存和Cache組成的二級(jí)存儲(chǔ)系統(tǒng),參數(shù)定義如下：Ta為系統(tǒng)平均存取時(shí)間,T1為Cache的存取時(shí)間,T2為主存的存取時(shí)間,H為Cache命中率,請(qǐng)寫出Ta與T1、T2、H參數(shù)之間的函數(shù)關(guān)系式。解：13、一個(gè)組相聯(lián)cache由64個(gè)行組成,每組4行。主存儲(chǔ)器包含4K個(gè)塊,每塊128個(gè)字。請(qǐng)表示內(nèi)存地址的格式。解：主存4K個(gè)塊,每塊128個(gè)字,共有4K128=219個(gè)字,故主存的地址共19位；共4K個(gè)塊,故塊地址為12位；每塊128個(gè)字,故塊內(nèi)的字地址為7位Cache有64行,每組4行,共16組,故組號(hào)4位,組內(nèi)頁(yè)號(hào)2位組相聯(lián)方式是組間直接映射,組內(nèi)全相聯(lián)映射方式；所以主存的塊地址被分為兩部分：低4位為在cache中的組號(hào),高8位為標(biāo)記字段,即19位內(nèi)存地址的格式如下：tag組號(hào)字地址8位4位7位14、有一個(gè)處理機(jī),內(nèi)存容量1MB,字長(zhǎng)1B,塊大小16B,cache容量64KB,若cache采用直接映射式,請(qǐng)給出2個(gè)不同標(biāo)記的內(nèi)存地址,它們映射到同一個(gè)cache行。解：Cache共有,行號(hào)為12位采用直接映射方式,所以cache的行號(hào)i與主存的塊號(hào)j之間的關(guān)系為：,m為cache的總行數(shù)20位的內(nèi)存地址格式如下：tag行號(hào)字地址4位12位4位兩個(gè)映射到同一個(gè)cache行的內(nèi)存地址滿足的條件是：12位的行號(hào)相同,而4位的標(biāo)記不同即可,例如下面的兩個(gè)內(nèi)存地址就滿足要求：00000000000000000000=00000H與00010000000000000000=10000H15、假設(shè)主存容量16M32位,cache容量64K32位,主存與cache之間以每塊432位大小傳送數(shù)據(jù),請(qǐng)確定直接映射方式的有關(guān)參數(shù),并畫出主存地址格式。解：由已知條件可知Cache共有,行號(hào)為14位主存共有,塊地址為2