企業(yè)招聘面試的相關(guān)文件

87/88面試的資料1什么是Setup和Holdup時(shí)間？建立時(shí)間(SetupTime)和保持時(shí)間（Holdtime）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見圖1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。圖1建立時(shí)間和保持時(shí)間示意圖2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？Verilog描述：moduledivide2(clk,clk_o,reset);inputclk,reset;outputclk_o;wirein;regout;always@(posedgeclkorposedgereset)if(reset)out<=0;elseout<=in;assignin=~out;assignclk_o=out;endmodule圖形描述：4什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。6請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？12，5，3.3TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。8可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：你所知道的可編程邏輯器件有哪些？PAL，PLD，CPLD，F(xiàn)PGA。9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。moduledff8(clk,reset,d,q);inputclk;inputreset;input[7:0]d;output[7:0]q;reg[7:0]q;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？電源的穩(wěn)定上，電容的選取上，以及布局的大小。11用邏輯門和cmos電路實(shí)現(xiàn)ab+cd12用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或13給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。Delay<period-setup-hold14如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。15用verilog/vhdl寫一個(gè)fifo控制器包括空，滿，半滿信號(hào)。16用verilog/vddl檢測(cè)stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫。17用mos管搭出一個(gè)二輸入與非門。18集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。19名詞IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate20unix命令cp-r,rm,uname21用波形表示D觸發(fā)器的功能22寫異步D觸發(fā)器的verilogmodulemoduledff8(clk,reset,d,q);inputclk;inputreset;inputd;outputq;regq;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule23WhatisPCChipset?芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC（鍵盤控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、UltraDMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（HostBridge）。除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。24用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器25畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypdivisport(clk:instd_logic;y:outstd_logic);endpdiv;architecturebhofpdivissignalloadn,loadm,a,b:std_logic;signalqn,qm:std_logic_vector(2downto0);beginprocess(clk,loadn,loadm)beginifloadn='1'thenqn<="010";elsifclk'eventandclk='1'thenqn<=qn-1;endif;ifloadm='1'thenqm<="010";elsifclk'eventandclk='0'thenqm<=qm-1;endif;endprocess;loadn<=qn(2);loadm<=qm(2);a<=qn(1);b<=qm(1);y<=anorb;endbh;漢王筆試下面是一些基本的數(shù)字電路知識(shí)問題，請(qǐng)簡要回答之。a)什么是Setup和Holdup時(shí)間？b)什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？c)請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？d)什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？e)什么是同步邏輯和異步邏輯？f)請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。g)你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？2、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：a)你所知道的可編程邏輯器件有哪些？b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。3、設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？飛利浦－大唐筆試歸來1，用邏輯們和cmos電路實(shí)現(xiàn)ab+cd2.用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或3.給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。時(shí)holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。4.如何解決亞穩(wěn)態(tài)5.用verilog/vhdl寫一個(gè)fifo控制器6.用verilog/vddl檢測(cè)stream中的特定字符串信威dsp軟件面試題～)DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡要畫出你熟悉的一種DSP結(jié)構(gòu)圖2)說說定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說出他們的區(qū)別）3）說說你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?）請(qǐng)寫出【－8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。用Q15表示出0.5和－0.5揚(yáng)智電子筆試第一題：用mos管搭出一個(gè)二輸入與非門。第二題：集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。第三題：名詞IRQ,BIOS,USB,VHDL,SDR第四題：unix命令cp-r,rm,uname第五題：用波形表示D觸發(fā)器的功能第六題：寫異步D觸發(fā)器的verilogmodule第七題：WhatisPCChipset?第八題：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器第九題：畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。華為面題(硬件)全都是幾本模電數(shù)電信號(hào)單片機(jī)題目1.用與非門等設(shè)計(jì)全加法器2.給出兩個(gè)門電路讓你分析異同3.名詞:sram,ssram,sdram4.信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系5.信號(hào)與系統(tǒng):和4題差不多6.晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期..7.串行通信與同步通信異同,特點(diǎn),比較8.RS232c高電平脈沖對(duì)應(yīng)的TTL邏輯是?(負(fù)邏輯?)9.延時(shí)問題,判錯(cuò)10.史密斯特電路,求回差電壓11.VCO是什么,什么參數(shù)(壓控振蕩器?)12.用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖13.什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)14.用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)15.那種排序方法最快?一、研發(fā)（軟件）用C語言寫一個(gè)遞歸算法求N?。唤o一個(gè)C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯(cuò)誤；防火墻是怎么實(shí)現(xiàn)的？你對(duì)哪方面編程熟悉？新太硬件面題接著就是專業(yè)題目啦（1）d觸發(fā)器和d鎖存器的區(qū)別（2）有源濾波器和無源濾波器的原理及區(qū)別（3）sram，falshmemory，及dram的區(qū)別？（4）iir，fir濾波器的異同（5）冒泡排序的原理（6）操作系統(tǒng)的功能（7）學(xué)過的計(jì)算機(jī)語言及開發(fā)的系統(tǒng)（8）拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。如果電路中一定要使用組合邏輯，如何提高電路的可靠性2.你認(rèn)為ASIC成功的關(guān)鍵是什么？一開始還以為會(huì)讓自我介紹一下（以前所有的面試都如此開場(chǎng)），沒想到剛一坐下來就是技術(shù)問題，有點(diǎn)蒙。大致如下：1、同步異步電路的區(qū)別（雖然經(jīng)常提到這個(gè)概念，可是真細(xì)致的問起來，感覺不好說）2、異步電路設(shè)計(jì)要注意哪些問題（同上）3、怎么提高設(shè)計(jì)頻率4、數(shù)字鎖相環(huán)的概念和設(shè)計(jì)要點(diǎn)（這個(gè)我前兩天拿到資料看了一下，但沒仔細(xì)看，結(jié)果答的比較含糊，唉）5、用運(yùn)放畫一個(gè)放大器（汗，早忘了）就記得這些了，接著給歐一份考卷，我答得還可以，能想起下面這些：1、傳輸線固有輸入阻抗和傳輸線長度和寬度的關(guān)系？2、漂移發(fā)生在多大的頻率上？（好像也是鎖相環(huán)方面的概念，記不太清了）3、什么狼、羊、倉的邏輯題，很容易4、ttl高電平得最低輸入電壓、低點(diǎn)平的最高輸入電壓是多少？5、冒險(xiǎn)的概念6、幾個(gè)數(shù)字電路讓你分析，不難，沒法畫，就不說了。7、512k*8bit的ram有幾根地址線，數(shù)據(jù)線？（今天面試最容易的題）8、什么SDH和PDH的區(qū)別？（因?yàn)槁牰紱]聽說過，也不知道記得對(duì)不對(duì)，知道的人糾正一下哈）9、pci是同步還是異步總線？總之這塊還是容易的，但是考得范圍比較廣，歡迎補(bǔ)充，嗬嗬大概的印象，可能有點(diǎn)出入，大家參考，最好大牛能給出答案，hoho。1.setuptime和holdtime不滿足情況下應(yīng)該如何解決？2.什么叫做亞穩(wěn)態(tài)，如何解決？3.Verilog中=>和=有什么區(qū)別？4.畫一個(gè)D觸發(fā)器的原理圖（門級(jí)），并且用veriloggatelevel表示出來；5.用最少的Mos管畫出一個(gè)與非門；6.寫一段finitestatemachine（主要考察codingstyle）；如果觸發(fā)器的setuptime/holdtime不滿足,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。在同步系統(tǒng)中，如果觸發(fā)器的setuptime/holdtime不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)（Metastability），導(dǎo)致采樣錯(cuò)誤。此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時(shí)間（resolutiontime）。經(jīng)過resolutiontime之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒有必然的關(guān)系。只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，因此設(shè)計(jì)的電路首先要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的發(fā)生，其次要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感。前者需要同步來實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)用有不同的處理辦法題目是都用英文寫的，我用漢字來表達(dá)1，a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0例如a：0001100110110100100110b：0000000000100100000000請(qǐng)畫出statemachine2，請(qǐng)用RTL描述上題statemachine3，libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycheck1101isPort(a:instd_logic;clk:instd_logic;b:outstd_logic);endcheck1101;architectureBehavioralofcheck1101issignalp:std_logic_vector(0to3);beginserial2parallel:process(clk)beginifclk'eventandclk='1'thenp<=a&p(0to2);endif;endprocess;check:process(clk,p)beginifclk'eventandclk='1'thenifp="1101"thenb<='1';elseb<='0';endif;endif;endprocess;endBehavioral;我的一個(gè)同事說的。你的p其實(shí)就是一個(gè)狀態(tài)，應(yīng)該是設(shè)兩個(gè)狀態(tài)就足夠了：1101和OTHERS這只是一個(gè)典型的設(shè)計(jì)題目，而且用狀態(tài)機(jī)做并沒有使設(shè)計(jì)復(fù)雜化你下面的設(shè)計(jì)會(huì)實(shí)現(xiàn)有兩個(gè)延時(shí)，不過我相信出題的人不會(huì)在意這個(gè)的。還有就是，狀態(tài)機(jī)設(shè)計(jì)一般都有reset的，你要加上這個(gè)端口才比較好，當(dāng)然不加也不算不完整吧此題scholes描述的，只有一個(gè)延時(shí)。修改如下：libraryieee;useieee.std_logic_1164.all;useieee.STD_LOGIC_ARITH.all;useieee.STD_LOGIC_UNSIGNED.all;entitytestisport(rst:instd_logic;clk:instd_logic;a:instd_logic;b:outstd_logic);endtest;architecturetestoftestissignalp:std_logic_vector(3downto0);beginStart:process(rst,clk,p,a)begin--processifrst='1'thenifclk'eventandclk='1'thenp<=p(2downto0)&a;endif;elsep<="0000";endif;endprocess;Start1:process(rst,clk,p)begin--processifrst='1'thenifclk'eventandclk='1'thenifp="1101"thenb<='1';elseb<='0';endif;endif;elseb<='0';endif;endprocess;endtest;本題考察利用有限狀態(tài)機(jī)進(jìn)行時(shí)序邏輯的設(shè)計(jì)下面用verilog進(jìn)行描述：（有限狀態(tài)機(jī)提供6個(gè)狀態(tài)）modulesequence_detect(in,out,clk,rst,state);outputout;output[2:0]state;inputclk;inputrst;inputin;reg[2:0]state;wireout;parameterIDLE='d0,A='d1,B='d2,C='d3,D='d4,E='d5;assignout=((state==D)&&(in==1))?1:0;always@(posedgeclk)beginif(!rst)beginstate<=IDLE;endelsecase(state)IDLE:if(in==1)//thefirstcodeisright,storingthestateA//beginstate<=A;endA:if(in==1)//thesecondcodeisright,storingthestateB//beginstate<=B;endelsebeginstate<=IDLE;endB:if(in==0)//thethirdcodeisright,storingthestateC//beginstate<=C;endelsebeginstate<=E;endC:if(in==1)//thefourthcodeisright,storingthestateD//beginstate<=D;//out<=1;endelsebeginstate<=IDLE;//out<=0;endD:if(in==1)//connectingthefrontinputtedsequence,againintroducingone,storingstateB//beginstate<=B;endelsebeginstate<=IDLE;endE:if(in==0)beginstate<=C;endelsebeginstate<=B;enddefault:state=IDLE;endcaseendendmodulelibraryieee;useieee.std_logic_1164.all;useieee.STD_LOGIC_ARITH.all;useieee.STD_LOGIC_UNSIGNED.all;entitytestisport(rst:instd_logic;clk:instd_logic;a:instd_logic;b:outstd_logic);endtest;architecturetestoftestissignalp:std_logic_vector(2downto0);beginStart:process(rst,clk)beginifrst='1'thenp<="000";ifclk'eventandclk='1'thenp<=p(1downto0)&a;endif;endif;endprocess;Start1:process(rst,clk)begin--processifrst='1'thenb<='0';ifclk'eventandclk='1'thenifp="110"anda='1'thenb<='1';elseb<='0';endif;endif;endif;endprocess;endtest;有兩段代碼1。proceee(a,b,c,sel,y)beginif(sel)y=a+b;elsey=a+c;end2.y=sel?a+b:a+c;面試官說第一中表達(dá)方法是先選后加，所以電路實(shí)現(xiàn)是一個(gè)選擇器和一個(gè)加法器第二種方法是先加后選，用到兩個(gè)加法器和一個(gè)選擇器，所以他說第一種表達(dá)方式要好一些。查了一下書，發(fā)現(xiàn)面試官說的并不全對(duì)，一般來說，綜合工具會(huì)自動(dòng)的優(yōu)化，一般只會(huì)綜合出一個(gè)加法器和一個(gè)選擇器先選后加是加法器共用，節(jié)省面積先加后選是用面積換時(shí)間，電路的工作速度更快些。為了實(shí)現(xiàn)邏輯（AXORB）OR（CANDD），請(qǐng)選用以下邏輯中的一種，并說明為什么？1）INV2）AND3）OR4）NAND5）NOR6）XOR我沒有做出來，請(qǐng)大家?guī)兔纯次蚁肓艘幌?，用與非是肯定可以實(shí)現(xiàn)的1。與非門的兩個(gè)輸入連在一起就成了非門2?；蜷T可以用與非和非門搭建或非其實(shí)也可以1?；蚍堑膬蓚€(gè)輸入PAD連在一起成非門2。與門可以用或非門和非門搭建奇數(shù)分頻（6或者3）modules1(//{{ALTERA_ARGS_BEGIN}}DONOTREMOVETHISLINE!clkin,clkout,s1,s2//{{ALTERA_ARGS_END}}DONOTREMOVETHISLINE!);//PortDeclaration//{{ALTERA_IO_BEGIN}}DONOTREMOVETHISLINE!inputclkin;outputclkout,s1,s2;//{{ALTERA_IO_END}}DONOTREMOVETHISLINE!wires1,s2;reg[1:0]step1,step2;always@(posedgeclkin)begincase(step1)2'b00:step1<=2'b01;2'b01:step1<=2'b10;2'b10:step1<=2'b00;default:step1<=2'b00;endcaseendalways@(negedgeclkin)begincase(step2)2'b00:step2<=2'b01;2'b01:step2<=2'b10;2'b10:step2<=2'b00;default:step2<=2'b00;endcaseendassignclkout=step1[1]|step2[1];assigns1=step1[1];assigns2=step2[1];endmoduletestbench:`timescale1ns/1nsmodules1_tb;regclk_in;wireclk_out,s1,s2;always#50clk_in=~clk_in;initialbeginclk_in=0;#1000$stop;ends1s10(.clkin(clk_in),.clkout(clk_out),.s1(s1),.s2(s2));endmodule獨(dú)立晶振一個(gè)10m一個(gè)15m，10m向15m的傳輸數(shù)據(jù)問怎么實(shí)現(xiàn)我說小數(shù)分頻成10m內(nèi)部時(shí)鐘，再采樣求正解數(shù)據(jù)量少用握手信號(hào),數(shù)據(jù)量多用FIFO,如果有很高的時(shí)鐘資源可以考慮用高時(shí)鐘采樣,但是不是很好的方法,分頻成5M是肯定不行的,分成相同頻率也是異步信號(hào)1.setup和holdup時(shí)間,區(qū)別.2.多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域3.latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的4.BLOCKINGNONBLOCKING賦值的區(qū)別5.MOORE與MEELEY狀態(tài)機(jī)的特征6.IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別7.實(shí)現(xiàn)N位JohnsonCounter,N=8.用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊2.多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域：情況比較多，如果簡單回答的話就是：跨時(shí)域的信號(hào)要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。

6.IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別如果光說概念的話：同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。象芯片的上電復(fù)位就是異步復(fù)位，因?yàn)檫@時(shí)時(shí)鐘振蕩器不一定起振了，可能還沒有時(shí)鐘脈沖。異步復(fù)位很容易受到復(fù)位端信號(hào)毛刺的影響，比如復(fù)位端信號(hào)由組合邏輯組成，那組合邏輯輸出產(chǎn)生的冒險(xiǎn)，就會(huì)使觸發(fā)器錯(cuò)誤的復(fù)位。

4.BLOCKINGNONBLOCKING賦值的區(qū)別這個(gè)問題可參考的資料很多，講的都很透徹，可以找一下。基本用法就是常說的“組合邏輯用BLOCKING，時(shí)序邏輯用NONBLOCKING”。3.latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的區(qū)別不多說。為什么避免使用latch，因?yàn)樵O(shè)計(jì)中用latch會(huì)使設(shè)計(jì)后期的靜態(tài)時(shí)序分析變的困難（必須用的地方當(dāng)然另當(dāng)別論）。行為級(jí)描述中l(wèi)atch產(chǎn)生的原因：多由于構(gòu)造組合邏輯電路時(shí)，使用if或case語句，沒有把所有的條件給足，導(dǎo)致沒有提到的條件，其輸出未知?；蛘呤敲總€(gè)條件分支中，沒有給出所有輸出的值，這就會(huì)產(chǎn)生latch。所以構(gòu)造組合邏輯電路時(shí)，其always語句中的敏感信號(hào)必須包括所有的輸入端，每個(gè)條件分支必須把所有的輸出端的值都給出來。1.setup和holdup時(shí)間,區(qū)別.建立時(shí)間：觸發(fā)器在時(shí)鐘沿來到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間保持時(shí)間：觸發(fā)器在時(shí)鐘沿來到后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間1.模擬電路設(shè)計(jì)基礎(chǔ)知識(shí)(筆試時(shí)候容易遇到的題目)1.最基本的如三極管曲線特性(太低極了點(diǎn))2.基本放大電路，種類，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因3.反饋之類，如：負(fù)反饋的優(yōu)點(diǎn)（帶寬變大）4.頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法5.鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）6.A/D電路組成,工作原理如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉太底層的MOS管物理特性感覺一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢恚酵茖?dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究ic設(shè)計(jì)的話需要熟悉的軟件adence,Synopsys,Advant，UNIX當(dāng)然也要大概會(huì)操作實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問到)如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會(huì)針對(duì)簡歷上你所寫做過的東西具體問，肯定會(huì)問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就不一樣了，不好說什么了。2.數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器邏輯方面數(shù)字電路的卡諾圖化簡，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等比如：設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)1.畫出fsm（有限狀態(tài)機(jī)）2.用verilog編程，語法要符合fpga設(shè)計(jì)的要求系統(tǒng)方面：如果簡歷上還說做過cpu之類，就會(huì)問到諸如cpu如何工作，流水線之類的問題3.單片機(jī)、DSP、FPGA、嵌入式方面（從沒碰過，就大概知道幾個(gè)名字胡扯幾句，歡迎拍磚，也歡迎牛人幫忙補(bǔ)充）如單片機(jī)中斷幾個(gè)/類型，編中斷程序注意什么問題DSP的結(jié)構(gòu)（馮.諾伊曼結(jié)構(gòu)嗎？）嵌入式處理器類型(如ARM)，操作系統(tǒng)種類（Vxworks,ucos,winCE,linux），操作系統(tǒng)方面偏CS方向了，在CS篇里面講了4.信號(hào)系統(tǒng)基礎(chǔ)拉氏變換與Z變換公式等類似東西，隨便翻翻書把如.h(n)=-a*h(n-1)+b*δ(n)a.求h(n)的z變換b.問該系統(tǒng)是否為穩(wěn)定系統(tǒng)c.寫出FIR數(shù)字濾波器的差分方程以往各種筆試題舉例利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'用mos管搭出一個(gè)二輸入與非門。用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器用運(yùn)算放大器組成一個(gè)10倍的放大器微波電路的匹配電阻。名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipelineIRQ,BIOS,USB,VHDL,VLSIVCO(壓控振蕩器)RAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IRIIRDFT(離散傅立葉變換）或者是中文的，比如a量化誤差b.直方圖c.白平衡共同的注意點(diǎn)1.一般情況下，面試官主要根據(jù)你的簡歷提問，所以一定要對(duì)自己負(fù)責(zé)，把簡歷上的東西搞明白；2.個(gè)別招聘針對(duì)性特別強(qiáng)，就招目前他們確的方向的人，這種情況下，就要投其所好，盡量介紹其所關(guān)心的東西。3.其實(shí)技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺得有些難。所以最好在面試前把該看的書看看。4.雖然說技術(shù)面試是實(shí)力的較量與體現(xiàn)，但是不可否認(rèn)，由于不用面試官/公司所專領(lǐng)域及愛好不同，也有面試也有很大的偶然性，需要冷靜對(duì)待。不能因?yàn)楸痪?，就否認(rèn)自己或責(zé)罵公司。5.面試時(shí)要takeiteasy，對(duì)越是自己鐘情的公司越要這樣。1．

集成電路設(shè)計(jì)前端流程及工具。2。FPGA和ASIC的概念，他們的區(qū)別3。LATCH和DFF的概念和區(qū)別4。用DFF實(shí)現(xiàn)二分頻。5。用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch6。給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡）7。用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。8。給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。9。A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限1.可參考各EDA廠商的開發(fā)工具2.FPGA與ASIC的可參閱各種EDA相關(guān)書籍。3.LATC是H鎖存器，DFF是觸發(fā)器，其電路形式完全不同。4.always@(posedgeclk)if(reset)beginsel<=1;clk1<=1;clk2<=1;endelsebeginsel<=~sel;if(sel)clk1<=~clk1;elseclk2<=~clk2;end5.glitch主要發(fā)生在組合邏輯電路輸出，可以加DFF輸出穩(wěn)定信號(hào)6，7，8，9：。。。制。2．

負(fù)數(shù)與正數(shù)相乘的問題3．

1010（-6）*0010（2）用補(bǔ)碼相乘時(shí)應(yīng)該進(jìn)行相應(yīng)的符號(hào)擴(kuò)展，比如上面是4bit相乘，結(jié)果應(yīng)該為8bit。這樣符號(hào)擴(kuò)展后分別為11111010和00000010，然后再用這兩個(gè)數(shù)直接相乘，結(jié)果為111110100，取其低8位11110100，作為-6*2的結(jié)果。這也是個(gè)補(bǔ)碼形式，再判斷一下高位恢復(fù)為原碼，得到結(jié)果。以前討論過相關(guān)問題，可以翻出來看看檢測(cè)信號(hào)的上升沿LIBRARYieee;USEieee.std_logic_1164.all;ENTITYsyncISPORT(clk:INSTD_LOGIC;rst:INSTD_LOGIC;sync_in:INSTD_LOGIC;sync_out:OUTSTD_LOGIC);ENDsync;ARCHITECTUREarchOFsyncISSIGNALsync_int1,sync_int2:STD_LOGIC;BEGINPROCESS(clk,rst,sync_in)BEGINIFrst='0'THENsync_out<='0';ELSIFrising_edge(clk)THENsync_int1<=sync_in;sync_int2<=sync_int1;IF(sync_int1='1'ANDsync_int2='0')THENsync_out<='1';ELSEsync_out<='0';ENDIF;ENDIF;ENDPROCESS;ENDarch;并入串出？libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitypisoisport(datain:instd_logic_vector(39downto0);clk:instd_logic;nLoad:instd_logic;data_out:outstd_logic);endpiso;architectureBehavioralofpisoissignalq:std_logic_vector(39downto0);beginprocess(nLoad,clk)beginifnLoad='0'thenq<=datain;elsifclk'eventandclk='1'thenq(1)<=q(0);foriin1to39loopq(i)<=q(i-1);endloop;endif;endprocess;process(nLoad,clk)beginifnLoad='0'thendata_out<='0';elsifclk'eventandclk='1'thendata_out<=q(39);endif;endprocess;endBehavioral;把所有的39改成15就可以了有一些基本概念我可能還不太清楚，說錯(cuò)的地方，請(qǐng)大家批評(píng)指教。我要設(shè)計(jì)的是is－95cdma系統(tǒng)的48階fir濾波器。輸入串行數(shù)據(jù)（每個(gè)clk輸入1位）輸入數(shù)據(jù)寬度為1位，系數(shù)h[0]=-0.025288315（十進(jìn)制）＝111111_1111100111（16位二進(jìn)制，_為小數(shù)點(diǎn)位置，_前面是符號(hào)擴(kuò)展），-h[0]=＋0.025288315（十進(jìn)制）000000_0000011001（16位二進(jìn)制）。其他系數(shù)略。我用的是映射的方法，即不用乘法，只對(duì)應(yīng)由查找表查出的結(jié)果，輸入1時(shí)，映射為＋1，查表輸出h[0]，輸入0時(shí)，映射為－1，查表輸出－h(huán)[0]。再送入加法器求48個(gè)系數(shù)的和。系數(shù)寬度16位，輸出寬度22位（防溢出）datain=1,dataout=16116a（十六進(jìn)制）＝0101100001000101101010（22位二進(jìn)制）這是48個(gè)正系數(shù)的和（這里的正系數(shù)不一定全是正數(shù)，而只是標(biāo)準(zhǔn)，所以把它看作“正數(shù)”）datain=0,dataout=19ee96（十六進(jìn)制）＝0110011110111010010110（22位二進(jìn)制）這是48個(gè)負(fù)系數(shù)的和。這個(gè)結(jié)果我對(duì)照十進(jìn)制的數(shù)運(yùn)算結(jié)果驗(yàn)證了一下，是對(duì)的，但是只能取22位的后16位來計(jì)算，因?yàn)楦呶坏亩际羌臃ǖ倪M(jìn)位溢出。我主要由兩個(gè)問題：1)這種映射法，恕我愚鈍，根本沒明白(我也是看的論文，但沒有明白其真正含義)，因?yàn)樗推胀ǖ谋热鏼位輸入和n位的系數(shù)相乘得到m＋n位的結(jié)果，思路完全不一樣。這個(gè)1，0映射為＋1，－1，和普通的輸入（m位二進(jìn)制數(shù)代表一個(gè)x（n））有何關(guān)系？我的到16116a，19ee96這些結(jié)果還要累加嗎？（此問題可能比較愚蠢，歡迎扔雞蛋）2）我運(yùn)算的是有符號(hào)數(shù)，那溢出的這些多出的位怎么處理？因?yàn)橄乱徊竭@些數(shù)據(jù)還要送到下一個(gè)模塊處理。保留的話，多出的哪些位顯然沒用。扔掉的話，行嗎？學(xué)了FORLOOP的用法以后,有點(diǎn)想法那么在此基礎(chǔ)上怎么實(shí)現(xiàn)并口的輸出呢?如:Q(0)<=DIN;FORIIN1DOWNTO7LOOPQ(I)<=Q(I-1);ENDLOOP;OP<=Q;OP定義為STD_LOGIC_vector(7downto0)我總感覺每次觸發(fā)輸出的都是在Q(7)口,而且該值就是DIN在8個(gè)周期前的值那么要是想實(shí)現(xiàn)DIN8個(gè)連續(xù)數(shù)據(jù)的同時(shí)輸出,應(yīng)該怎么做?感覺每次觸發(fā)輸出的都是在Q(7)口這句話不是很明白。反正這樣的轉(zhuǎn)換很快的，只要有觸發(fā)，馬上可以完成分析如下:q(0)->q(1),然后q(1)->q(2),然后q(2)->q(3)q(6)->q(7)實(shí)際上只是延遲了幾個(gè)周期,也就是q(7)<=din,并沒有實(shí)現(xiàn)串行向并行的轉(zhuǎn)換不大理解用這個(gè)forloop語句如何實(shí)現(xiàn)串并轉(zhuǎn)換的望告知把Q(0)<=DIN;FORIIN1DOWNTO7LOOPQ(I)<=Q(I-1);ENDLOOP;放在進(jìn)程里面就可以。同志，做cpld/fpga設(shè)計(jì)的時(shí)候需要記住一點(diǎn)，verilog是硬件設(shè)計(jì)而不是軟件編程，所以，做好不要使用for循環(huán)這樣的語句，太浪費(fèi)資源了！思考的時(shí)候要學(xué)會(huì)使用DFF這應(yīng)該是個(gè)移位寄存的電路，也是DIN8個(gè)連續(xù)數(shù)據(jù)的同時(shí)輸出，只不過是移位1次，就并處一次。其實(shí)隔8個(gè)周期看一下輸出，就是你要的結(jié)果了。真要串入8位，并出1次，要一個(gè)計(jì)數(shù)器或狀態(tài)機(jī)也行啊去構(gòu)建自己想要的電路！

這是我寫的，5分頻的，改變計(jì)數(shù)器，可以是別的奇數(shù)分頻libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitydiv3isPort(clk:instd_logic;rst:instd_logic;clk3:outstd_logic);enddiv3;architectureBehavioralofdiv3issignalc0:std_logic;signalc1:std_logic;signalcnt:std_logic_vector(2downto0);begincnt_gen:process(clk,rst)beginifrst='1'thencnt<="100";c0<='0';c1<='0';elsifclk'eventandclk='1'thenifcnt/=4thencnt<=cnt+1;elsifcnt=4thencnt<=(others=>'0');endif;ifcnt=4thenc0<='1';elsifcnt=2thenc0<='0';endif;endif;endprocess;process(clk,rst)beginifrst='1'thenc1<='0';elsifclk'eventandclk='0'thenifcnt=4thenc1<='1';elsifcnt=2thenc1<='0';endif;endif;endprocess;clk3<=c0andc1;endBehavioral;c0,c1一個(gè)在時(shí)鐘的上升沿變化，一個(gè)在下降沿變化，所以兩個(gè)會(huì)有半個(gè)周期的差，and以后就可以得到想要得分頻了。你可以仿真波形看看兩個(gè)時(shí)鐘，一個(gè)為64K的時(shí)鐘，一個(gè)為2.048M時(shí)鐘，怎樣檢測(cè)64K時(shí)鐘的上升沿？既檢測(cè)到64K的時(shí)鐘的上升沿就產(chǎn)生一個(gè)控制信號(hào)。怎樣做？做出來你也能進(jìn)UT這跟檢測(cè)信號(hào)的變化有什么區(qū)別嗎？設(shè)64K時(shí)鐘為信號(hào)，速率X2=128K采樣時(shí)鐘128K*4=512K（有2.048M更好了）加1狀態(tài)機(jī)就可以了！如果要求產(chǎn)生的控制信號(hào)與64K時(shí)鐘上升沿對(duì)齊的話，就有點(diǎn)麻煩了！--Thereisrisingedgeofclk64kdetectedwhenCtrlsignalishigh.libraryIEEE;useIEEE.std_logic_1164.all;entitydetisport(rst:instd_logic;clk64k:instd_logic;clk2m:instd_logic;ctrl:outstd_logic);enddet;architecturebehvofdetissignalclk64k_q1:std_logic;signalclk64k_q2:std_logic;beginprocess(rst,clk2m)beginif(rst='0')thenclk64k_q1<='0';clk64k_q2<='0';elsif(clk2m'eventandclk2m='1')thenclk64k_q1<=clk64k;clk64k_q2<=clk64k_q1;endif;endprocess;ctrl<='1'whenclk64k_q1='1'andclk64k_q2='0'else'0';endbehv;2.048MHz/64K＝32其實(shí)就是檢測(cè)64KHz信號(hào)上升沿位于上述32象限的哪個(gè)，當(dāng)然也就是可以用狀態(tài)機(jī)（2MHz）實(shí)現(xiàn)；當(dāng)然也不是需要32個(gè)register才能實(shí)現(xiàn)的，因?yàn)樵?2次檢測(cè)過程中只有16個(gè)連續(xù)的0或1，那么也只需2個(gè)register保存狀態(tài)就可以了。既然能檢測(cè)到64KHz信號(hào)的變化，那么剩下的事情就不難了，無非就是對(duì)該狀態(tài)信號(hào)作一定處理，如要2M脈寬，上面便是，如要與64K上升沿同步，那就將2M脈寬同64K信號(hào)作些處理。建議用狀態(tài)機(jī)FSM來實(shí)現(xiàn)，這是由于一旦檢測(cè)到符號(hào)要求的信號(hào)，那么剩下的處理就會(huì)比較簡單，都是利用該信號(hào)作進(jìn)一步的處理－－至少前面的FSM將這個(gè)變化（我認(rèn)為變化比邊沿合適）是確定的。－－－扯遠(yuǎn)了！呵呵,剛在別的版塊發(fā)了個(gè)關(guān)于按鍵去抖動(dòng)的帖子是VHDL的可以參考下signala0,a1;process(cl