單片機(jī)、嵌入式及FPGA結(jié)構(gòu)及配置課件

現(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation，EDA)技術(shù)。利用EDA技術(shù)，電子設(shè)計(jì)師可以方便地實(shí)現(xiàn)IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)等工作?！M義的EDA技術(shù)，就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)開發(fā)工具，通過使用有關(guān)的開發(fā)軟件，自動(dòng)完成電子系統(tǒng)設(shè)計(jì)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒！璄DA技術(shù)概述

…現(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是電子設(shè)計(jì)自動(dòng)化(ElectroniEDA技術(shù)主要內(nèi)容硬件描述語(yǔ)言VerilogHDL

VHDL

可編程邏輯器件CPLDFPGAEDA軟件工具EDA技術(shù)主要內(nèi)容硬件描述語(yǔ)言可編程邏輯器件EDA軟件工具Arm,dsp,fpga的區(qū)別ARM具有比較強(qiáng)的事務(wù)管理功能，可以用來(lái)跑界面以及應(yīng)用程序等，其優(yōu)勢(shì)主要體現(xiàn)在控制方面；而DSP主要是用來(lái)計(jì)算的，比如進(jìn)行加密解密、調(diào)制解調(diào)等，優(yōu)勢(shì)是強(qiáng)大的數(shù)據(jù)處理能力和較高的運(yùn)行速度。FPGA可以用VHDL或verilogHDL來(lái)編程，靈活性強(qiáng)，由于能夠進(jìn)行編程、除錯(cuò)、再編程和重復(fù)操作，因此可以充分地進(jìn)行設(shè)計(jì)開發(fā)和驗(yàn)證。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出FPGA的優(yōu)勢(shì)，其現(xiàn)場(chǎng)編程能力可以延長(zhǎng)產(chǎn)品在市場(chǎng)上的壽命，而這種能力可以用來(lái)進(jìn)行系統(tǒng)升級(jí)或除錯(cuò)。DSP是軟件實(shí)現(xiàn)算法。FPGA是硬件實(shí)現(xiàn)算法，所以FPGA的處理速度會(huì)更高。Arm,dsp,fpga的區(qū)別ARM具有比較強(qiáng)的事務(wù)管理功能可編程邏輯器件概述4PLD基本原理與結(jié)構(gòu)任何數(shù)字電路都是由基本門構(gòu)成。任何組合邏輯電路可由能提供互補(bǔ)輸入的與門-或門二級(jí)電路實(shí)現(xiàn)。任何時(shí)序電路都可由，組合邏輯電路+存儲(chǔ)元件構(gòu)成。輸入緩沖與陣列或陣列輸出緩沖純組合/寄存器互補(bǔ)輸入可編程邏輯器件概述4PLD基本原理與結(jié)構(gòu)任何數(shù)字電路都是由基55PLD分類按集成度分類按結(jié)構(gòu)分類按工藝分類6PLD分類6PLD按集成度分類7PLD按集成度分類7按結(jié)構(gòu)分類乘積項(xiàng)結(jié)構(gòu)其基本結(jié)構(gòu)為“與-或陣列”。CPLD查找表結(jié)構(gòu)由查找表構(gòu)成可編程門的陣列。FPGA按結(jié)構(gòu)分類乘積項(xiàng)結(jié)構(gòu)基于乘積項(xiàng)的結(jié)構(gòu)結(jié)構(gòu)原理與特點(diǎn)：可編程的“與”陣列，固定的“或”陣列用于邏輯綜合及取“反”的“異或“門容量受乘積項(xiàng)數(shù)量的限制輸入引線多基于乘積項(xiàng)的結(jié)構(gòu)結(jié)構(gòu)原理與特點(diǎn)：可編程的“與”陣列，固定的“基于查找表的結(jié)構(gòu)10一個(gè)N輸入查找表(LUT，LookUpTable)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能，如

N輸入“與”、

N輸入“異或”等。輸入多于N個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（LUT）通過級(jí)連實(shí)現(xiàn)。輸出查黑找盒表子輸入1輸入2輸入3輸入4基于查找表的結(jié)構(gòu)10一個(gè)N輸入查找表(LUT，LookU按工藝分類11熔絲型-全0為“空”。屬于OTP器件。反熔絲型-通過半導(dǎo)體的漏層擊穿使得兩點(diǎn)導(dǎo)通的原理。全1為“空”。屬于OTP器件。EPROM型-無(wú)紫外線照射窗口的屬于OTP器件。EEPROM型-大部分CPLD與GAL采用。SRAM型-大部分FPGA采用。Flash型-多次可編程。按工藝分類11熔絲型-全0為“空”。屬于OTP器件。簡(jiǎn)單PLD原理常用電路符號(hào)12ctrDinDout0Z100111同相輸出2輸入與門2輸入或門異或門異或非門2輸入或非門2輸入與非門反相器高阻：就是輸出既不是高電平，也不是低電平，而是高阻抗的狀態(tài)；在這種狀態(tài)下，可以多個(gè)芯片并聯(lián)輸出；但是，這些芯片中只能有一個(gè)處于非高阻狀態(tài)，否則會(huì)將芯片燒毀；PROM、PLA、PAL、GAL簡(jiǎn)單PLD原理常用電路符號(hào)12ctrDinDout0Z10PLD中的電路符號(hào)13ABCD未連接可編程連接固定連接ACD或陣列表示與陣列表示PLD中的電路符號(hào)13A未連接ACD或陣列表示與陣列表示PROM14邏輯函數(shù)表PROM的邏輯陣列結(jié)構(gòu)PROM14邏輯函數(shù)表PROM的邏輯陣列結(jié)構(gòu)PROM的PLD陣列通信與信息工程學(xué)院課件@bykeane15A0A1F1F0A0A1A0A1A0A1F1F0A0A1A0A1PLD陣列譯碼器A1A0或陣列A1A0F0=A1A0+A1A0F1=A1A0A1A0半加器PROM的PLD陣列通信與信息工程學(xué)院課件@bykeanPLA邏輯陣列通信與信息工程學(xué)院課件@bykeane16A0A1F1F0A0A1A0A1A0A1F1F0A0A1A0A1PLAPROMPLA邏輯陣列通信與信息工程學(xué)院課件@bykeane16PAL結(jié)構(gòu)通信與信息工程學(xué)院課件@bykeane17A0A1F1F0A0A1A0A1PALPAL結(jié)構(gòu)通信與信息工程學(xué)院課件@bykeane17A0通信與信息工程學(xué)院課件@bykeane18PAL16L8PAL16R4

純組合邏輯電路。組合/時(shí)序電路邏輯電路。IO結(jié)構(gòu)復(fù)雜，種類繁多，以至于使設(shè)計(jì)仍然離不開數(shù)據(jù)手冊(cè)。使用、生產(chǎn)仍有所不便。由于一次性編程，修改也不便。通信與信息工程學(xué)院課件@bykeane18PAL16L8通信與信息工程學(xué)院課件@bykeane19通信與信息工程學(xué)院課件@bykeane19GAL通信與信息工程學(xué)院課件@bykeane20GAL的兩種基本型號(hào)GAL16V8（20引腳）GAL20V8（24引腳）可代替數(shù)十種PAL器件，因而稱為通用可編程電路。“與-或”結(jié)構(gòu)；輸出增加了輸出邏輯宏單元（OLMC），可組態(tài)為：寄存器型和組合型輸出可編程輸出極性可編程三臺(tái)控制特點(diǎn)：1.可重復(fù)編程；2.100%可測(cè)試；3.既可以實(shí)現(xiàn)組合電路又可以實(shí)現(xiàn)時(shí)序電路。GAL通信與信息工程學(xué)院課件@bykeane20GAL的通信與信息工程學(xué)院課件@bykeane21邏輯宏單元輸入/輸出口輸入口全局時(shí)鐘信號(hào)輸入全局三態(tài)控制可編程與陣列固定或陣列GAL16V8的結(jié)構(gòu)采用EEPROM工藝通信與信息工程學(xué)院課件@bykeane21邏輯宏單元輸入通信與信息工程學(xué)院課件@bykeane22GAL的輸出邏輯宏單元-OLMCS1，S0編程接點(diǎn)S1、S0輸出00Y=D001Y=D110Y=D211Y=D3通信與信息工程學(xué)院課件@bykeane22GAL的輸出邏通信與信息工程學(xué)院課件@bykeane23GALOLMCPROGRAMME寄存器輸出的兩種組態(tài)組合邏輯輸出的兩種組態(tài)通信與信息工程學(xué)院課件@bykeane23GALOL通信與信息工程學(xué)院課件@bykeane24課外習(xí)題1答案通信與信息工程學(xué)院課件@bykeane24課外習(xí)題1答案回顧PLD基本原理任何數(shù)字電路都是由基本門構(gòu)成。任何組合邏輯電路可由能提供互補(bǔ)輸入的與門-或門二級(jí)電路實(shí)現(xiàn)。任何時(shí)序電路都可由，組合邏輯電路+存儲(chǔ)元件構(gòu)成解釋：基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？基于查找表的可編程邏輯結(jié)構(gòu)？通信與信息工程學(xué)院課件@bykeane25回顧PLD基本原理通信與信息工程學(xué)院課件@bykeaneCPLD結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykeane26屬于乘積項(xiàng)結(jié)構(gòu)簡(jiǎn)單PLD不足之處陣列規(guī)模小。寄存器資源不足，且限制較多（如時(shí)鐘、輸出使能控制），時(shí)序電路擴(kuò)展較難。I/O不靈活，三態(tài)控制控制。編程不便（需要專用編程工具）。CPLD結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykea擴(kuò)展乘積項(xiàng)

為適應(yīng)更復(fù)雜的邏輯函數(shù)的需要，利用其它宏單元的邏輯資源，擴(kuò)展乘積項(xiàng)。有兩種方式，即共享擴(kuò)展乘積項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)饋送方式。擴(kuò)展乘積項(xiàng)為適應(yīng)更復(fù)雜的邏輯函數(shù)的需要，利用共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)局部連線

共享擴(kuò)展項(xiàng)提供的“與非”乘積項(xiàng)。共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)局部連線共享擴(kuò)展項(xiàng)提供的“并聯(lián)擴(kuò)展項(xiàng)饋送結(jié)構(gòu)并聯(lián)擴(kuò)展項(xiàng)饋送結(jié)構(gòu)FPGA結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykeane30大部分FPGA是采用查找表結(jié)構(gòu)查找表結(jié)構(gòu)，就是用SRAM來(lái)構(gòu)成邏輯函數(shù)發(fā)生器。FPGA結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykea0000010100000101輸入A輸入B輸入C輸入D16x1RAM查找表原理類似于16選1多路開關(guān)查找表輸出0000010100000101輸入A輸入B...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEABFLEX10K系列FPGA結(jié)構(gòu)圖FastTrack嵌入式陣列塊EmbeddedArrayBlockLAB塊IO單元.IOCIOC.IOCIOC.IOCIOC.IOCIOC.ICPLD

與FPGA的編程配置大規(guī)?？删幊踢壿嬈骷淖兂晒に嚮陔娍刹脸鎯?chǔ)單元的EEPROM或Flash技術(shù)基于SRAM查找表的編程單元基于反熔絲編程單元（OTP）通信與信息工程學(xué)院課件@bykeane33CPLD與FPGA的編程配置大規(guī)?？删幊踢壿嬈骷淖兂晒に囉脩舭迳系木幊滔螺d接口，PLDCPLD

與FPGA的編程配置用戶板PCISP技術(shù)-InSystemProgrammable用戶板上的編PLDCPLD與FPGA的編程配置用戶板PCI減少對(duì)器件的觸摸和損傷不計(jì)較器件的封裝形式樣機(jī)制造方便支持生產(chǎn)和測(cè)試流程中的修改允許現(xiàn)場(chǎng)硬件升級(jí)迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程--ISP在系統(tǒng)現(xiàn)場(chǎng)重編程修改ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性減少對(duì)器件的觸摸和損傷樣機(jī)制造方便允許現(xiàn)場(chǎng)硬件升級(jí)未編程前先ALTERA的下載接口ALTERA的下載接口下載電纜連接器下載電纜連接器下載電纜接口電路TCKTMSTDITDOTCKTMSTDITDO所有電阻都為33?本顏色為JTAG模式本顏色為PS模式DCLKnCONFIGDATA0CONF_DONEnSTAUSDCLKCONF_DONEnCONFIGnSTAUSDATA0下載電纜接口電路TCKTMSTDITDOTCKTMSTDITFPGA的配置FPGA的配置FPGA的配置方式SRAMLUT有六種配置方式（引腳MSEL1和MSEL0）

1、PS（PassiveSerial)方式，MSEL1=0，MSEL0=0；

2、PPS(PassiveParallelsynchronous)方式，MSEL1=１，MSEL0=0；

3、PPA(PassiveParallelAsynchronous)方式，MSEL1=１，MSEL0=１；

4、PSA(PassiveSerialAsynchronous)方式，MSEL1=１，MSEL0=0；

5、JTAG方式，MSEL1=0，MSEL0=0；

6、配置器方式。如用EPC器件配置。7、AS（ActiveSerial主動(dòng)串行模式）?LookUpTableFPGA的配置方式SRAMLUT有六種配置方式（引腳MSJTAGFLEX10K系列器件配置連線圖FPGA的三種工作狀態(tài)：配置狀態(tài)—正在配置，用戶I/O為高阻。初始化狀態(tài)—配置完成，內(nèi)部資源正在復(fù)位中。用戶狀態(tài)—配置完成，F(xiàn)PGA處于正常工作狀態(tài)。JTAGFLEX10K系列器件配置連線圖FPGA的三種工PS模式FPGA配置連線圖PS模式FPGA配置連線圖PS模式多FPGA配置連線圖PS模式多FPGA配置連線圖

前述方式是通過PC對(duì)FPGA重配置，但在實(shí)際應(yīng)用中是不可取的，通常用于開發(fā)調(diào)試。專用配置器件配置用配置器件配置FPGA的電路前述方式是通過PC對(duì)FPGA重配置，但在實(shí)際FPGA的ISP配置器可通過級(jí)連的方式擴(kuò)容，以滿足其容量要求。其連線同多FPGA配置。PC可通過ByteBlaster對(duì)FPGA配置，進(jìn)行調(diào)試。然后，通過JTAG接口對(duì)EPC2進(jìn)行ISP編程，由EPC2對(duì)FPGA配置。JTAGByteBlasterFPGA的ISP配置器可通過級(jí)連的方式擴(kuò)容，以滿足其容量要求用單片機(jī)配置FPGA電路單片機(jī)用PPS模式配置單片機(jī)用PS模式配置

由單片機(jī)程序?qū)崿F(xiàn)時(shí)序?qū)崿F(xiàn)PPS模式配置。用單片機(jī)配置FPGA電路單片機(jī)用單片機(jī)用由單片機(jī)使用CPLD配置FPGA使用單片機(jī)配置的缺點(diǎn)：速度慢，不適用于大規(guī)模FPGA和高可靠應(yīng)用；容量小，單片機(jī)引腳少，不適合接大的ROM以存儲(chǔ)較大的配置文件；體積大，成本和功耗都不利于相關(guān)的設(shè)計(jì)。通信與信息工程學(xué)院課件@bykeane47使用CPLD配置FPGA通信與信息工程學(xué)院課件@byke回顧：PLD基本原理與結(jié)構(gòu)乘積項(xiàng)結(jié)構(gòu)與查找表結(jié)構(gòu)關(guān)于ISP技術(shù)-基本原理及方法回顧：PLD基本原理與結(jié)構(gòu)現(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation，EDA)技術(shù)。利用EDA技術(shù)，電子設(shè)計(jì)師可以方便地實(shí)現(xiàn)IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)等工作?！M義的EDA技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)開發(fā)工具，通過使用有關(guān)的開發(fā)軟件，自動(dòng)完成電子系統(tǒng)設(shè)計(jì)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒！璄DA技術(shù)概述

…現(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是電子設(shè)計(jì)自動(dòng)化(ElectroniEDA技術(shù)主要內(nèi)容硬件描述語(yǔ)言VerilogHDL

VHDL

可編程邏輯器件CPLDFPGAEDA軟件工具EDA技術(shù)主要內(nèi)容硬件描述語(yǔ)言可編程邏輯器件EDA軟件工具Arm,dsp,fpga的區(qū)別ARM具有比較強(qiáng)的事務(wù)管理功能，可以用來(lái)跑界面以及應(yīng)用程序等，其優(yōu)勢(shì)主要體現(xiàn)在控制方面；而DSP主要是用來(lái)計(jì)算的，比如進(jìn)行加密解密、調(diào)制解調(diào)等，優(yōu)勢(shì)是強(qiáng)大的數(shù)據(jù)處理能力和較高的運(yùn)行速度。FPGA可以用VHDL或verilogHDL來(lái)編程，靈活性強(qiáng)，由于能夠進(jìn)行編程、除錯(cuò)、再編程和重復(fù)操作，因此可以充分地進(jìn)行設(shè)計(jì)開發(fā)和驗(yàn)證。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出FPGA的優(yōu)勢(shì)，其現(xiàn)場(chǎng)編程能力可以延長(zhǎng)產(chǎn)品在市場(chǎng)上的壽命，而這種能力可以用來(lái)進(jìn)行系統(tǒng)升級(jí)或除錯(cuò)。DSP是軟件實(shí)現(xiàn)算法。FPGA是硬件實(shí)現(xiàn)算法，所以FPGA的處理速度會(huì)更高。Arm,dsp,fpga的區(qū)別ARM具有比較強(qiáng)的事務(wù)管理功能可編程邏輯器件概述52PLD基本原理與結(jié)構(gòu)任何數(shù)字電路都是由基本門構(gòu)成。任何組合邏輯電路可由能提供互補(bǔ)輸入的與門-或門二級(jí)電路實(shí)現(xiàn)。任何時(shí)序電路都可由，組合邏輯電路+存儲(chǔ)元件構(gòu)成。輸入緩沖與陣列或陣列輸出緩沖純組合/寄存器互補(bǔ)輸入可編程邏輯器件概述4PLD基本原理與結(jié)構(gòu)任何數(shù)字電路都是由基535PLD分類按集成度分類按結(jié)構(gòu)分類按工藝分類54PLD分類6PLD按集成度分類55PLD按集成度分類7按結(jié)構(gòu)分類乘積項(xiàng)結(jié)構(gòu)其基本結(jié)構(gòu)為“與-或陣列”。CPLD查找表結(jié)構(gòu)由查找表構(gòu)成可編程門的陣列。FPGA按結(jié)構(gòu)分類乘積項(xiàng)結(jié)構(gòu)基于乘積項(xiàng)的結(jié)構(gòu)結(jié)構(gòu)原理與特點(diǎn)：可編程的“與”陣列，固定的“或”陣列用于邏輯綜合及取“反”的“異或“門容量受乘積項(xiàng)數(shù)量的限制輸入引線多基于乘積項(xiàng)的結(jié)構(gòu)結(jié)構(gòu)原理與特點(diǎn)：可編程的“與”陣列，固定的“基于查找表的結(jié)構(gòu)58一個(gè)N輸入查找表(LUT，LookUpTable)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能，如

N輸入“與”、

N輸入“異或”等。輸入多于N個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（LUT）通過級(jí)連實(shí)現(xiàn)。輸出查黑找盒表子輸入1輸入2輸入3輸入4基于查找表的結(jié)構(gòu)10一個(gè)N輸入查找表(LUT，LookU按工藝分類59熔絲型-全0為“空”。屬于OTP器件。反熔絲型-通過半導(dǎo)體的漏層擊穿使得兩點(diǎn)導(dǎo)通的原理。全1為“空”。屬于OTP器件。EPROM型-無(wú)紫外線照射窗口的屬于OTP器件。EEPROM型-大部分CPLD與GAL采用。SRAM型-大部分FPGA采用。Flash型-多次可編程。按工藝分類11熔絲型-全0為“空”。屬于OTP器件。簡(jiǎn)單PLD原理常用電路符號(hào)60ctrDinDout0Z100111同相輸出2輸入與門2輸入或門異或門異或非門2輸入或非門2輸入與非門反相器高阻：就是輸出既不是高電平，也不是低電平，而是高阻抗的狀態(tài)；在這種狀態(tài)下，可以多個(gè)芯片并聯(lián)輸出；但是，這些芯片中只能有一個(gè)處于非高阻狀態(tài)，否則會(huì)將芯片燒毀；PROM、PLA、PAL、GAL簡(jiǎn)單PLD原理常用電路符號(hào)12ctrDinDout0Z10PLD中的電路符號(hào)61ABCD未連接可編程連接固定連接ACD或陣列表示與陣列表示PLD中的電路符號(hào)13A未連接ACD或陣列表示與陣列表示PROM62邏輯函數(shù)表PROM的邏輯陣列結(jié)構(gòu)PROM14邏輯函數(shù)表PROM的邏輯陣列結(jié)構(gòu)PROM的PLD陣列通信與信息工程學(xué)院課件@bykeane63A0A1F1F0A0A1A0A1A0A1F1F0A0A1A0A1PLD陣列譯碼器A1A0或陣列A1A0F0=A1A0+A1A0F1=A1A0A1A0半加器PROM的PLD陣列通信與信息工程學(xué)院課件@bykeanPLA邏輯陣列通信與信息工程學(xué)院課件@bykeane64A0A1F1F0A0A1A0A1A0A1F1F0A0A1A0A1PLAPROMPLA邏輯陣列通信與信息工程學(xué)院課件@bykeane16PAL結(jié)構(gòu)通信與信息工程學(xué)院課件@bykeane65A0A1F1F0A0A1A0A1PALPAL結(jié)構(gòu)通信與信息工程學(xué)院課件@bykeane17A0通信與信息工程學(xué)院課件@bykeane66PAL16L8PAL16R4

純組合邏輯電路。組合/時(shí)序電路邏輯電路。IO結(jié)構(gòu)復(fù)雜，種類繁多，以至于使設(shè)計(jì)仍然離不開數(shù)據(jù)手冊(cè)。使用、生產(chǎn)仍有所不便。由于一次性編程，修改也不便。通信與信息工程學(xué)院課件@bykeane18PAL16L8通信與信息工程學(xué)院課件@bykeane67通信與信息工程學(xué)院課件@bykeane19GAL通信與信息工程學(xué)院課件@bykeane68GAL的兩種基本型號(hào)GAL16V8（20引腳）GAL20V8（24引腳）可代替數(shù)十種PAL器件，因而稱為通用可編程電路。“與-或”結(jié)構(gòu)；輸出增加了輸出邏輯宏單元（OLMC），可組態(tài)為：寄存器型和組合型輸出可編程輸出極性可編程三臺(tái)控制特點(diǎn)：1.可重復(fù)編程；2.100%可測(cè)試；3.既可以實(shí)現(xiàn)組合電路又可以實(shí)現(xiàn)時(shí)序電路。GAL通信與信息工程學(xué)院課件@bykeane20GAL的通信與信息工程學(xué)院課件@bykeane69邏輯宏單元輸入/輸出口輸入口全局時(shí)鐘信號(hào)輸入全局三態(tài)控制可編程與陣列固定或陣列GAL16V8的結(jié)構(gòu)采用EEPROM工藝通信與信息工程學(xué)院課件@bykeane21邏輯宏單元輸入通信與信息工程學(xué)院課件@bykeane70GAL的輸出邏輯宏單元-OLMCS1，S0編程接點(diǎn)S1、S0輸出00Y=D001Y=D110Y=D211Y=D3通信與信息工程學(xué)院課件@bykeane22GAL的輸出邏通信與信息工程學(xué)院課件@bykeane71GALOLMCPROGRAMME寄存器輸出的兩種組態(tài)組合邏輯輸出的兩種組態(tài)通信與信息工程學(xué)院課件@bykeane23GALOL通信與信息工程學(xué)院課件@bykeane72課外習(xí)題1答案通信與信息工程學(xué)院課件@bykeane24課外習(xí)題1答案回顧PLD基本原理任何數(shù)字電路都是由基本門構(gòu)成。任何組合邏輯電路可由能提供互補(bǔ)輸入的與門-或門二級(jí)電路實(shí)現(xiàn)。任何時(shí)序電路都可由，組合邏輯電路+存儲(chǔ)元件構(gòu)成解釋：基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？基于查找表的可編程邏輯結(jié)構(gòu)？通信與信息工程學(xué)院課件@bykeane73回顧PLD基本原理通信與信息工程學(xué)院課件@bykeaneCPLD結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykeane74屬于乘積項(xiàng)結(jié)構(gòu)簡(jiǎn)單PLD不足之處陣列規(guī)模小。寄存器資源不足，且限制較多（如時(shí)鐘、輸出使能控制），時(shí)序電路擴(kuò)展較難。I/O不靈活，三態(tài)控制控制。編程不便（需要專用編程工具）。CPLD結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykea擴(kuò)展乘積項(xiàng)

為適應(yīng)更復(fù)雜的邏輯函數(shù)的需要，利用其它宏單元的邏輯資源，擴(kuò)展乘積項(xiàng)。有兩種方式，即共享擴(kuò)展乘積項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)饋送方式。擴(kuò)展乘積項(xiàng)為適應(yīng)更復(fù)雜的邏輯函數(shù)的需要，利用共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)局部連線

共享擴(kuò)展項(xiàng)提供的“與非”乘積項(xiàng)。共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)局部連線共享擴(kuò)展項(xiàng)提供的“并聯(lián)擴(kuò)展項(xiàng)饋送結(jié)構(gòu)并聯(lián)擴(kuò)展項(xiàng)饋送結(jié)構(gòu)FPGA結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykeane78大部分FPGA是采用查找表結(jié)構(gòu)查找表結(jié)構(gòu)，就是用SRAM來(lái)構(gòu)成邏輯函數(shù)發(fā)生器。FPGA結(jié)構(gòu)與工作原理通信與信息工程學(xué)院課件@bykea0000010100000101輸入A輸入B輸入C輸入D16x1RAM查找表原理類似于16選1多路開關(guān)查找表輸出0000010100000101輸入A輸入B...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEABFLEX10K系列FPGA結(jié)構(gòu)圖FastTrack嵌入式陣列塊EmbeddedArrayBlockLAB塊IO單元.IOCIOC.IOCIOC.IOCIOC.IOCIOC.ICPLD

與FPGA的編程配置大規(guī)?？删幊踢壿嬈骷淖兂晒に嚮陔娍刹脸鎯?chǔ)單元的EEPROM或Flash技術(shù)基于SRAM查找表的編程單元基于反熔絲編程單元（OTP）通信與信息工程學(xué)院課件@bykeane81CPLD與FPGA的編程配置大規(guī)模可編程邏輯器件的變成工藝用戶板上的編程下載接口，PLDCPLD

與FPGA的編程配置用戶板PCISP技術(shù)-InSystemProgrammable用戶板上的編PLDCPLD與FPGA的編程配置用戶板PCI減少對(duì)器件的觸摸和損傷不計(jì)較器件的封裝形式樣機(jī)制造方便支持生產(chǎn)和測(cè)試流程中的修改允許現(xiàn)場(chǎng)硬件升級(jí)迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程--ISP在系統(tǒng)現(xiàn)場(chǎng)重編程修改ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性減少對(duì)器件的觸摸和損傷樣機(jī)制造方便允許現(xiàn)場(chǎng)硬件升級(jí)未編程前先ALTERA的下載接口ALTERA的下載接口下載電纜連接器下載電纜連接器下載電纜接口電路TCKTMSTDITDOTCKTMSTDITDO所有電阻都為33?本顏色為JTAG模式本顏色為PS模式DCLKnCONFIGDATA0CONF_DONEnSTAUSDCLKCONF_DONEnCONFIGnSTAUSDATA0下載電纜接口電路TCKTMSTDITDOTCKTMSTDITFPGA的配置FPGA的配置FPGA的配置方式SRAMLUT有六種配置方式（引腳MSEL1和