第6章CMOS靜態(tài)門電路3-功耗(半導(dǎo)體集成電路共14章)講解課件

半導(dǎo)體集成電路學(xué)校：西安理工大學(xué)院系：自動化學(xué)院電子工程系專業(yè)：電子、微電時間：秋季學(xué)期12/21/2022半導(dǎo)體學(xué)校：西安理工大學(xué)12/18/20221CMOS靜態(tài)門電路的功耗12/21/2022CMOS靜態(tài)門電路的功耗12/18/20222內(nèi)容提要功耗的組成靜態(tài)功耗及減小措施舉例動態(tài)功耗及減小措施舉例CMOS靜態(tài)門電路的小結(jié)12/21/2022內(nèi)容提要功耗的組成12/18/20223CLVddVDD0tV1.當(dāng)輸入信號為0時：輸出保持1不變，沒有電荷轉(zhuǎn)移3.當(dāng)輸入信號從0－>1(發(fā)生跳變)時：輸出從“1”轉(zhuǎn)變?yōu)椤?”,

有電荷轉(zhuǎn)移012.當(dāng)輸入信號為VDD時：輸出保持0不變，沒有電荷轉(zhuǎn)移CMOS反相器的功耗動態(tài)功耗靜態(tài)功耗12/21/2022CLVddVDD0tV1.當(dāng)輸入信號為0時：輸出保持1不變，4CMOS反相器的功耗功耗組成：

1.靜態(tài)功耗2.動態(tài)功耗1.靜態(tài)功耗PS輸入輸出輸出在輸入為0或1（VDD)時，兩個MOS管中總是一個截止一個導(dǎo)通，因此沒有從VDD到VSS的直流通路，也沒有電流流入柵極，因此其靜態(tài)電流和功耗幾乎為0。VinVout常規(guī)12/21/2022CMOS反相器的功耗功耗組成：1.靜態(tài)功耗PS輸入輸出輸出在5對于深亞微米器件，存在泄漏電流IleakageVDDIleakageVout漏極擴散結(jié)漏電流亞閾值漏電流柵極漏電流隨著特征尺寸的減小，泄漏電流功耗變得不可忽視，減小泄漏電流功耗是目前的研究熱點之一。Ipn=A?JS

由越過溝道區(qū)的少數(shù)載流子擴散電流引起的

12/21/2022對于深亞微米器件，存在泄漏電流IleakageVDDIle6反向偏置二極管漏電流12/21/2022反向偏置二極管漏電流12/18/20227亞閾值漏電流源極(S)漏極(D)柵極(G)VGVDID由少數(shù)載流子的擴散引起，類似橫向晶體管－0.1～0.1之間亞閾值振幅系數(shù)VT降低，Isub增大但VT增加，速度減慢存在速度和功耗的折中考慮12/21/2022亞閾值漏電流源極(S)漏極(D)柵極(G)VGVDID由少數(shù)8降低待機功耗的方法舉例：MTCMOS(Multi-Threshold-VoltageCMOS)技術(shù)正常工作時采用低閾值電壓，以減少CMOS電路的延遲時間待機時采用高閾值電壓，以減少CMOS電路的泄漏電流保持速度性能的基礎(chǔ)上，大幅度降低功耗12/21/2022降低待機功耗的方法舉例：正常工作時采用低閾值電壓，以減少C9高Vt低VtVDDVSSSL低閾值邏輯電路電路工作時導(dǎo)通，待機時截止12/21/2022高Vt低VtVDDVSSSL低閾值邏輯電路電路工作時導(dǎo)通，待102.動態(tài)功耗PDVILVIHVinVout0VDDVDD(1)(2)(3)(4)(5)N截止P非飽和N飽和P非飽和N非飽和P飽和N非飽和P截止1.短路電流功耗：在輸入從0到1或者從1到0瞬變過程中，NMOS管和PMOS管都處于導(dǎo)通狀態(tài)，此時存在一個窄的從VDD到VSS的電流脈沖，由此引起的功耗叫短路電流功耗。CLVdd通常（開關(guān)頻率較低時）為動態(tài)功耗的主要組成部分2.瞬態(tài)功耗：在電路開關(guān)動作時，對輸出端負載電容進行放電引起的功耗。12/21/20222.動態(tài)功耗PDVILVIHVinVout0VDDVDD(111短路電流功耗VinVoutCLVddVoutiCtp12/21/2022短路電流功耗VinVoutCLVddVoutiCtp12/112瞬態(tài)功耗VinVoutCLVddE=CLVDD2Pdyn=E*f=CLVDD2f為減小功耗需要減小CL

,VDD

和f動態(tài)（翻轉(zhuǎn)）的能量和功耗：與驅(qū)動器件的電阻無關(guān)每次翻轉(zhuǎn)消耗的能量E反相器的平均轉(zhuǎn)換頻率12/21/2022瞬態(tài)功耗VinVoutCLVddE=CLVDD2Pdyn=E13電路中通常用時鐘頻率fclkPdyn=αCLVDD2fclk開關(guān)活動因子clkoutα=25%12/21/2022電路中通常用時鐘頻率fclkPdyn=αCLVDD2fclk14降低動態(tài)功耗的基本原則降低電源電壓降低開關(guān)活動性減少實際電容盡量降低電路門數(shù)12/21/2022降低動態(tài)功耗的基本原則降低電源電壓降低開15雙電源LSI設(shè)計技術(shù)F/FF/FF/FF/FF/FF/FF/FF/FF/FF/FFF_AFF_B對于非關(guān)鍵路徑采用低電源電壓降低電源電壓舉例12/21/2022雙電源LSI設(shè)計技術(shù)F/FF/FF/FF/FF/FF/FF/16小振幅數(shù)據(jù)通路技術(shù)數(shù)據(jù)通路信號的振幅減低在數(shù)據(jù)表現(xiàn)形式上下功夫，減少信號的遷移幾率在不變更系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，采用專用數(shù)據(jù)通路(LVDS)，以減少電路規(guī)模低電壓差分信號降低電源電壓舉例12/21/2022小振幅數(shù)據(jù)通路技術(shù)數(shù)據(jù)通路信號的振幅減低低電壓差分信號降17減少毛刺和競爭冒險降低開關(guān)活動性舉例設(shè)計時，使各支路的延時盡可能平衡12/21/2022減少毛刺和競爭冒險降低開關(guān)活動性舉例設(shè)計時，使各支路的延時盡1812/21/202212/18/202219CMOS靜態(tài)邏輯門的小結(jié)MOS反相器的靜態(tài)特性邏輯門的輸入輸出電平邏輯門的噪聲容限邏輯門的邏輯閾值MOS反相器的動態(tài)特性邏輯門的開關(guān)特性邏輯門的功耗12/21/2022CMOS靜態(tài)邏輯門的小結(jié)MOS反相器的靜態(tài)特性邏輯門的輸20CMOS靜態(tài)邏輯門的小結(jié)復(fù)合CMOS邏輯門的構(gòu)成P網(wǎng)N網(wǎng)

NMOS、PMOS互補：（并聯(lián)《====》串聯(lián)）NMOS輸出為“0”PMOS輸出為“1”生成電路為負邏輯：組成AND和OR時，加一反向器。晶體管數(shù)為：輸入端子數(shù)的兩倍。12/21/2022CMOS靜態(tài)邏輯門的小結(jié)復(fù)合CMOS邏輯門的構(gòu)成P網(wǎng)N網(wǎng)21作業(yè)：名詞解釋：靜態(tài)功耗，動態(tài)功耗簡述CMOS反相器功耗的構(gòu)成。12/21/2022作業(yè)：名詞解釋：靜態(tài)功耗，動態(tài)功耗12/18/202222半導(dǎo)體集成電路學(xué)校：西安理工大學(xué)院系：自動化學(xué)院電子工程系專業(yè)：電子、微電時間：秋季學(xué)期12/21/2022半導(dǎo)體學(xué)校：西安理工大學(xué)12/18/202223CMOS靜態(tài)門電路的功耗12/21/2022CMOS靜態(tài)門電路的功耗12/18/202224內(nèi)容提要功耗的組成靜態(tài)功耗及減小措施舉例動態(tài)功耗及減小措施舉例CMOS靜態(tài)門電路的小結(jié)12/21/2022內(nèi)容提要功耗的組成12/18/202225CLVddVDD0tV1.當(dāng)輸入信號為0時：輸出保持1不變，沒有電荷轉(zhuǎn)移3.當(dāng)輸入信號從0－>1(發(fā)生跳變)時：輸出從“1”轉(zhuǎn)變?yōu)椤?”,

有電荷轉(zhuǎn)移012.當(dāng)輸入信號為VDD時：輸出保持0不變，沒有電荷轉(zhuǎn)移CMOS反相器的功耗動態(tài)功耗靜態(tài)功耗12/21/2022CLVddVDD0tV1.當(dāng)輸入信號為0時：輸出保持1不變，26CMOS反相器的功耗功耗組成：

1.靜態(tài)功耗2.動態(tài)功耗1.靜態(tài)功耗PS輸入輸出輸出在輸入為0或1（VDD)時，兩個MOS管中總是一個截止一個導(dǎo)通，因此沒有從VDD到VSS的直流通路，也沒有電流流入柵極，因此其靜態(tài)電流和功耗幾乎為0。VinVout常規(guī)12/21/2022CMOS反相器的功耗功耗組成：1.靜態(tài)功耗PS輸入輸出輸出在27對于深亞微米器件，存在泄漏電流IleakageVDDIleakageVout漏極擴散結(jié)漏電流亞閾值漏電流柵極漏電流隨著特征尺寸的減小，泄漏電流功耗變得不可忽視，減小泄漏電流功耗是目前的研究熱點之一。Ipn=A?JS

由越過溝道區(qū)的少數(shù)載流子擴散電流引起的

12/21/2022對于深亞微米器件，存在泄漏電流IleakageVDDIle28反向偏置二極管漏電流12/21/2022反向偏置二極管漏電流12/18/202229亞閾值漏電流源極(S)漏極(D)柵極(G)VGVDID由少數(shù)載流子的擴散引起，類似橫向晶體管－0.1～0.1之間亞閾值振幅系數(shù)VT降低，Isub增大但VT增加，速度減慢存在速度和功耗的折中考慮12/21/2022亞閾值漏電流源極(S)漏極(D)柵極(G)VGVDID由少數(shù)30降低待機功耗的方法舉例：MTCMOS(Multi-Threshold-VoltageCMOS)技術(shù)正常工作時采用低閾值電壓，以減少CMOS電路的延遲時間待機時采用高閾值電壓，以減少CMOS電路的泄漏電流保持速度性能的基礎(chǔ)上，大幅度降低功耗12/21/2022降低待機功耗的方法舉例：正常工作時采用低閾值電壓，以減少C31高Vt低VtVDDVSSSL低閾值邏輯電路電路工作時導(dǎo)通，待機時截止12/21/2022高Vt低VtVDDVSSSL低閾值邏輯電路電路工作時導(dǎo)通，待322.動態(tài)功耗PDVILVIHVinVout0VDDVDD(1)(2)(3)(4)(5)N截止P非飽和N飽和P非飽和N非飽和P飽和N非飽和P截止1.短路電流功耗：在輸入從0到1或者從1到0瞬變過程中，NMOS管和PMOS管都處于導(dǎo)通狀態(tài)，此時存在一個窄的從VDD到VSS的電流脈沖，由此引起的功耗叫短路電流功耗。CLVdd通常（開關(guān)頻率較低時）為動態(tài)功耗的主要組成部分2.瞬態(tài)功耗：在電路開關(guān)動作時，對輸出端負載電容進行放電引起的功耗。12/21/20222.動態(tài)功耗PDVILVIHVinVout0VDDVDD(133短路電流功耗VinVoutCLVddVoutiCtp12/21/2022短路電流功耗VinVoutCLVddVoutiCtp12/134瞬態(tài)功耗VinVoutCLVddE=CLVDD2Pdyn=E*f=CLVDD2f為減小功耗需要減小CL

,VDD

和f動態(tài)（翻轉(zhuǎn)）的能量和功耗：與驅(qū)動器件的電阻無關(guān)每次翻轉(zhuǎn)消耗的能量E反相器的平均轉(zhuǎn)換頻率12/21/2022瞬態(tài)功耗VinVoutCLVddE=CLVDD2Pdyn=E35電路中通常用時鐘頻率fclkPdyn=αCLVDD2fclk開關(guān)活動因子clkoutα=25%12/21/2022電路中通常用時鐘頻率fclkPdyn=αCLVDD2fclk36降低動態(tài)功耗的基本原則降低電源電壓降低開關(guān)活動性減少實際電容盡量降低電路門數(shù)12/21/2022降低動態(tài)功耗的基本原則降低電源電壓降低開37雙電源LSI設(shè)計技術(shù)F/FF/FF/FF/FF/FF/FF/FF/FF/FF/FFF_AFF_B對于非關(guān)鍵路徑采用低電源電壓降低電源電壓舉例12/21/2022雙電源LSI設(shè)計技術(shù)F/FF/FF/FF/FF/FF/FF/38小振幅數(shù)據(jù)通路技術(shù)數(shù)據(jù)通路信號的振幅減低在數(shù)據(jù)表現(xiàn)形式上下功夫，減少信號的遷移幾率在不變更系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，采用專用數(shù)據(jù)通路(LVDS)，以減少電路規(guī)模低電壓差分信號降低電源電壓舉例12/21/2022小振幅數(shù)據(jù)通路技術(shù)數(shù)據(jù)通路信號的振幅減低低電壓差分信號降39減少毛刺和競爭冒險降低開關(guān)活動性舉例設(shè)計時，使各支路的延時盡可能平衡12/21/2022減少毛刺和競爭冒險降低開關(guān)活動性舉例設(shè)計時，使各支路的延時盡4012/21/202212/18/202241CMOS靜態(tài)邏輯門的小結(jié)MOS反相器的靜態(tài)特性邏輯門的輸入輸出電平邏輯門的噪聲容限邏輯門的邏輯閾值MOS反相器的動態(tài)特性邏輯門的開關(guān)特性邏輯門的功耗12/21/2022CMOS靜態(tài)邏輯門的小結(jié)MOS反相器的靜態(tài)特性邏輯