數(shù)字邏輯：第5章 硬件描述語(yǔ)言2

5.7多路復(fù)用器多路復(fù)用器（multiplexer）是一種數(shù)據(jù)開(kāi)關(guān)，它將n個(gè)數(shù)據(jù)源之一的數(shù)據(jù)連接到其輸出端。在典型的商用多路復(fù)用器中，n＝1,2,4,8,16，b＝1,2,4；s個(gè)輸入用于選擇n個(gè)數(shù)據(jù)源，所以s＝「log2n」;使能輸入EN允許多路復(fù)用器工作，當(dāng)EN＝0時(shí)，所有輸出為0。對(duì)多路復(fù)用器輸出，可以寫出一般邏輯等式：5.7.1標(biāo)準(zhǔn)MSI多路復(fù)用器74x1518輸入1位多路復(fù)用器，選擇輸入為C、B、A，其中C是最高有效位；使能輸入EN_L低電平有效；輸出為Y及Y_L。Y=EN_L’·C’·B’·A’·D0+EN_L’·C’·B’·A·D1+…+EN_L’·C·B·A·D774x1572輸入4位多路復(fù)用器。其中選擇輸入為S，使能輸入低電平有效。74x1534輸入2位多路復(fù)用器，具有分開(kāi)的1位使能輸入(1G、2G)。有些多路復(fù)用器帶三態(tài)輸出，這種多路復(fù)用器的使能輸入不是迫使輸出為0，而是迫使輸出為高阻態(tài)。例如，74x251同74x151在管腳引線和內(nèi)部邏輯設(shè)計(jì)上都一樣。當(dāng)使能輸入無(wú)效時(shí)，74x251迫使輸出為高阻態(tài)而不是無(wú)效。類似地，74x253和74x257是74x153和74x

157的三態(tài)版本。5.7.2擴(kuò)展多路復(fù)用器多路復(fù)用器可用于擴(kuò)展輸出的數(shù)目。

假設(shè)要實(shí)現(xiàn)一個(gè)8輸入、16位輸出的多路復(fù)用器，這個(gè)復(fù)用器可用16個(gè)74x151多路復(fù)用器或等效的ASIC單元實(shí)現(xiàn)，多路復(fù)用器還可擴(kuò)展數(shù)據(jù)源的數(shù)目。假設(shè)要實(shí)現(xiàn)一個(gè)32輸入、1位的輸出多路復(fù)用器，圖5-66顯示了一種構(gòu)建方法，它需5個(gè)選擇位(XA4-XA0)，其中兩個(gè)最高選擇位通過(guò)用一個(gè)2-4譯碼器（1/274x139）選擇4個(gè)74x151多路復(fù)用器中的一個(gè)；三個(gè)低選擇位將74x151的8個(gè)數(shù)據(jù)源之一連接至輸出端

。5.7.3多路復(fù)用器、多路分配器及總線

多路復(fù)用器可以用于選擇發(fā)往總線的n個(gè)數(shù)據(jù)源之一，即從多路信號(hào)中選擇一路信號(hào)輸出。

多路分配器可以用于把總線數(shù)據(jù)送到m個(gè)目的地之一，即將總線數(shù)據(jù)傳送到所選擇的輸出端口。完成對(duì)多路數(shù)據(jù)的選擇與分配，在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送。多路復(fù)用器和多路分配器的關(guān)系3#4#1#2#3#4#1#2#多路分配器多路復(fù)用器總線選擇輸入

A1A0數(shù)據(jù)輸入

D0D1D2

D3輸出W00011011D0

D1

D2

D3D0D1D2D3多路分配器的功能恰好與多路復(fù)用器的功能相反。b位、n輸出的多路分配器，其有b個(gè)數(shù)據(jù)輸入、s個(gè)選擇輸入選擇n＝2s個(gè)b位數(shù)據(jù)輸出集合之一。在正常操作中，被選中的輸出等于數(shù)據(jù)輸入，其它輸出均為0。帶使能輸入的二進(jìn)制譯碼器可以用做多路分配器。譯碼器的使能輸入連于數(shù)據(jù)線，其選擇輸入決定用數(shù)據(jù)位去驅(qū)動(dòng)哪一條輸出線，其余的輸出線無(wú)效。74x139可以用做1位、4輸出多路分配器，74x138可以用做1位、8輸出多路分配器。b位數(shù)據(jù)輸入S=2n=22=4個(gè)b位數(shù)據(jù)Y0=A’

·B’

·G即

DST0DATA_L’=SRCDTA_L’·DSTSEL0’

·DSTSRL1’DST1DATA_L’=SRCDTA_L’·DSTSEL0’

·DSTSRL1DST2DATA_L’=SRCDTA_L’·DSTSEL0

·DSTSRL1’DST3DATA_L’=SRCDTA_L’·DSTSEL0

·DSTSRL1（AB=00時(shí)，輸出Y0為輸入SRCDATA_L的值，Y1,Y2,Y3均為0）5.7.5用VHDL實(shí)現(xiàn)多路復(fù)用器用VHDL描述多路復(fù)用器是非常容易的。用SELECT語(yǔ)句實(shí)現(xiàn)多路復(fù)用器的數(shù)據(jù)流描述。用CASE語(yǔ)句實(shí)現(xiàn)多路復(fù)用器的行為描述。在多路復(fù)用器VHDL程序中定制選擇標(biāo)準(zhǔn)是非常容易的。5.8異或門和奇偶校驗(yàn)電路5.8.1異或門和異或非門異或(XOR)門是2輸入門，如果其2個(gè)輸入不同，則輸出為1。它的邏輯表示式為：異或非(XNOR)門與異或門的運(yùn)算相反，如果其2個(gè)輸入相同，則輸出為1。它的邏輯表示式為：“異或非”和“異或”運(yùn)算的性質(zhì):2.和為對(duì)偶符號(hào):

如:F=AB+B(CD)+ADFD=(A+B)·B(C+D)·(A+D)

1.“異或非”邏輯和“異或”互補(bǔ),“異或非”也稱作“同或”：

AB=(AB)'

AB=(AB)'

3.交換律AB=BAAB=BA

結(jié)合律A(BC)=(AB)CA(BC)=(AB)C

分配律A(BC)=(AB)(AC)

A(BC)=(AB)(AC)

4.

AA'=1(置1)AA=0(清零)

A1=A'(取反)A0=A0A的個(gè)數(shù)為偶數(shù)

AA.....A=AA的個(gè)數(shù)為奇數(shù)

5.

AA'=0AA=1A0=A'A1=A1A的個(gè)數(shù)為偶數(shù)

AA.....A=AA的個(gè)數(shù)為奇數(shù)每個(gè)異或門、異或非門都有4個(gè)等效的邏輯符號(hào)。注意：這些等效符號(hào)是一個(gè)簡(jiǎn)單規(guī)則的推論：即對(duì)異或門或異或非門的任何2個(gè)信號(hào)（輸入或輸出）取反，不改變結(jié)果的邏輯功能。單個(gè)14引腳的SSIIC74x86集成了4個(gè)異或門。5.8.2奇偶校驗(yàn)電路

n個(gè)異或門級(jí)聯(lián)形成具有n＋1個(gè)輸入和一個(gè)輸出的電路，這電路稱為奇校驗(yàn)電路（odd-paritycircuit）。菊花鏈?zhǔn)竭B接樹(shù)狀連接如果圖中任一電路的輸出取反,則得到偶校驗(yàn)電路。5.8.39位奇偶校驗(yàn)發(fā)生器74x280

9位奇偶校驗(yàn)發(fā)生器74x280集成10個(gè)異或門，該器件有9個(gè)輸入和2個(gè)輸出，這2個(gè)輸出分別指明輸入包含奇數(shù)個(gè)1還是偶數(shù)個(gè)1。74x280的邏輯符號(hào)奇偶校驗(yàn)發(fā)生器74x280既可用于在存儲(chǔ)和發(fā)送碼字時(shí)生成正確的奇偶校驗(yàn)位值，也可用于在恢復(fù)和接收碼字時(shí)檢查奇偶校驗(yàn)位。EVEN=1表示輸入包含偶數(shù)個(gè)1奇校驗(yàn)位5.8.4奇偶校驗(yàn)的應(yīng)用應(yīng)用一：如何在微處理器系統(tǒng)的存儲(chǔ)器電路中用奇偶校驗(yàn)電路。應(yīng)用二：奇偶校驗(yàn)電路與糾錯(cuò)碼一起使用，實(shí)現(xiàn)檢錯(cuò)、糾錯(cuò)。5.8.6用VHDL實(shí)現(xiàn)異或門和奇偶校驗(yàn)電路為指定“異或”和“異或非”操作，VHDL提供了原語(yǔ)操作符xor和xnor（xnor僅在VHDL_93可用）。由于典型的VHDL綜合工具還遠(yuǎn)不足以從類似表5-47的行為程序中生成有效的樹(shù)結(jié)構(gòu)，因此，取而代之，我們可以用結(jié)構(gòu)化程序?qū)崿F(xiàn)類似74x280的奇偶校驗(yàn)器。5.9比較器比較器（comparator）是比較2個(gè)二進(jìn)制字并指示它們是否相等的電路。數(shù)值比較器（magnitudecomparator）是將其輸入字解釋為有符號(hào)或無(wú)符號(hào)數(shù)，并指出字之間的算術(shù)關(guān)系（大于或小于）的電路。5.9.1比較器結(jié)構(gòu)異或門和異或非門可以被視為1位比較器。

4個(gè)異或門的輸出相“或”就能生成4位比較器。如有足夠多的異或門和寬度足夠的或門，即可搭建任意輸入位數(shù)的比較器。DIFF=A0?B0+A1?B1+A2?B2+A3?B3如果任一輸入位對(duì)（Ai和Bi，i＝0,1,2,3）不同，則DIFF輸出就有效5.9.2迭代電路迭代電路包括n個(gè)相同的模塊；每個(gè)模塊均有主輸入和主輸出、級(jí)聯(lián)輸入和級(jí)聯(lián)輸出；最左邊的級(jí)聯(lián)輸入稱為邊界輸入，在多數(shù)迭代電路中，它被接入固定的邏輯值；最右邊的級(jí)聯(lián)輸出稱做邊界輸出，它通常提供重要的信息。迭代電路非常適合于能用簡(jiǎn)單的迭代算法解決的問(wèn)題：1)置C0為其初值且置i為0。2)用Ci和PIi確定POi和Ci＋1的值。3)遞增i。4)如果i<n，返回第2步。在迭代電路中，使用分開(kāi)的組合電路對(duì)每個(gè)i值執(zhí)行步驟2，所以步驟2～4的循環(huán)是“攤開(kāi)”的。

4位比較器74x85和4位加法器74x283都是MSI電路的例子，在較大的迭代電路中，它們可以用做單獨(dú)的模塊。5.9.3迭代比較器電路可以逐步逐位地對(duì)2個(gè)n位數(shù)值X和Y進(jìn)行比較，在每一步用單個(gè)位EQi跟蹤迄今是否所有的位對(duì)都相等：1)置EQ0為1且置i為0。2)如果EQi＝1且Xi和Yi相等，置EQi+1為1，否則置EQi+1為0。3)遞增i。4)如果i<n，返回第2步。迭代比較電路相對(duì)并行比較器，速度要慢些。因此，在實(shí)際設(shè)計(jì)中，采用類似4位比較器74x85和4位加法器74x283模塊，使用的多半是每次處理多位的迭代電路。一位數(shù)值比較器,其真值表如下A BF1(A>B) F2(A<B) F3(A=B)0 0 0 0 10 1 0

1 01 0 1 0 01 1 0 0 1F1=AB’F2=A’B中間函數(shù)F3=A’B’+AB=(A?B)’

FA=B

FA<B

FA>B

A=BA<BA>BB0A0B1A1B2A2B3A3四位數(shù)值比較器7485有8個(gè)數(shù)據(jù)輸入端A3,A2,A1,A0,B3,B2,B1,B0,3個(gè)輸出端,還有3個(gè)級(jí)聯(lián)輸入端。先從高位A3，B3開(kāi)始比較5.9.4標(biāo)準(zhǔn)MSI比較器

74x85為4位比較器，它比較兩個(gè)4位數(shù)是相等、小于還是大于。

74x85也提供級(jí)聯(lián)輸入（AGTBIN、ALTBIN、AEQBIN），以擴(kuò)展輸入位數(shù)，實(shí)現(xiàn)多于4位的比較器。每個(gè)74x85依據(jù)下面的準(zhǔn)邏輯等式導(dǎo)出其級(jí)聯(lián)輸出：盡管A=B，但級(jí)聯(lián)輸入（低一級(jí)）的為A>BXD0XD1XD2XD3

74x682是一個(gè)8位的MSI比較器，當(dāng)所有8個(gè)輸入對(duì)均一一相等時(shí)，則PEQQ_L輸出有效。如果P[7-0]>Q[7-0]，則PGTQ_L有效。不同于74x85，74x682沒(méi)有級(jí)聯(lián)輸入；沒(méi)有提供“小于”、“大于”輸出。然而，任何需要的條件（包括≤和≥），能被表示為PEQQ_L和PGTQ_L輸出的函數(shù)。S7R6R7從圖5-848位比較器74x682的邏輯圖知PGTQ_L=R7+R6+…+R0 =R7’

·R6’

·…

·R0’R7=Q7’·P7若Q7＞P7則Q7

·P7=10R7=Q7’

·P7=1’

·0=0PGTQ_L=R7’

·R6’

·…

·R0’=0有效∴知Q＞P要使R7=0成立，Q7P7有三種輸入組合，但Q7=P7的情況反映在S7，即在Q7=P7時(shí)，再比較次高位Q6P6的大小，S7=Q7P7’=Q7P7，當(dāng)Q7P7為00或11時(shí)，S7=1，將R6的與門打開(kāi)，輸出為Q6和P6比較的結(jié)果Q7P7R7000011100110·PNEQ=PEQQ’,即PNEQ=1，表示P=QPEQQ=(PEQQ’)’=PEQQ，PEQQ=0，表示P≠Q(mào)PGTQ=(PGTQ’)’=PGTQ=1，表示P＞QPGEQ=PEQQ+PGTQ=1，表示P≥QPLEQ=PGTQ’=0，表示P＞Q，即PLEQ=1，表示P≤QPLTQ=PEQQ’+PGTQ’=0，表示P≥Q，即PLTQ=1，表示P＜Q5.9.6用VHDL實(shí)現(xiàn)比較器對(duì)于所有內(nèi)置類型，VHDL都有比較操作符。相等（＝）和不等（/＝）操作符適用于所有類型；對(duì)于數(shù)組和記錄類型，操作數(shù)必須具有相同大小和結(jié)構(gòu)，且操作數(shù)是一個(gè)分量接一個(gè)分量進(jìn)行比較的。

VHDL的其他比較操作符（>、<、>＝、<＝）只適用于整型、枚舉類型（如STD_LOGIC）和一維枚舉或整型數(shù)組。由此可知，內(nèi)置比較操作符是對(duì)類型為BIT_VECTOR或STD_LOGIC_VECTOR的等長(zhǎng)數(shù)組進(jìn)行比較，并且表示為無(wú)符號(hào)整數(shù)。為了實(shí)現(xiàn)更靈活的比較和算術(shù)操作，IEEE標(biāo)準(zhǔn)1076-3創(chuàng)建了標(biāo)準(zhǔn)包std_logic_arith，它定義了兩個(gè)重要的新類型及作用于它們的一大批比較和算術(shù)函數(shù)。這兩個(gè)新類型是：SIGNED和UNSIGNED：這個(gè)包定義了新的比較函數(shù)，當(dāng)任一或兩個(gè)比較操作數(shù)為新類型之一時(shí)，這些函數(shù)被調(diào)用。如，包定義了8個(gè)新的“小于”函數(shù)：例中涉及D的比較，進(jìn)行了顯式類型轉(zhuǎn)換，因?yàn)閟td_logic_arith包沒(méi)有對(duì)STD_LOGIC_VECTOR進(jìn)行任何解釋，而包std_logic_signed和std_logic_unsigned做了解決。5.10加法器、減法器和ALU5.10.1半加器和全加器半加器是將2個(gè)1位二進(jìn)制操作數(shù)X和Y相加，產(chǎn)生一個(gè)2位和。和的較低位命名為HS（半加和），較高位命名為CO（半加進(jìn)位或進(jìn)位輸出）。全加器是加數(shù)X和Y與進(jìn)位輸入CIN（來(lái)自低位的進(jìn)位）相加，產(chǎn)生輸出：S（全加和）和COUT（送給高位的進(jìn)位）。*5.10.2串行進(jìn)位加法器串行進(jìn)位加法器（又叫行波進(jìn)位加法器）為n個(gè)全加器的級(jí)聯(lián)，每個(gè)處理1位。總的最長(zhǎng)延遲為：其中，tXYCout為最低有效級(jí)上從X或Y到COUT的延遲，tCinCout為中間級(jí)上從CIN到COUT的延遲，tCinS為最高有效級(jí)上從CIN到S的延遲。5.10.3減法器全減器處理二進(jìn)制的1位減，其輸入位為X(被減數(shù))、Y(減數(shù))和BIN(借位輸入)，其輸出位為D(差)和BOUT(借位輸出)。將上式與全加器的輸出等式（幻燈片45頁(yè)中“*”式）比較，可以從全加器構(gòu)建全減器。用Y’取代Y，BIN’取代CIN，BOUT’取代COUT全加器等式注意：對(duì)于減法操作，最低有效位的借位輸入應(yīng)該為1或高電平。5.10.4先行進(jìn)位加法器二進(jìn)制加法器第i位全加和si的和進(jìn)位ci邏輯等式可寫為：如令：

進(jìn)位產(chǎn)生函數(shù)gi，若gi=1，說(shuō)明xi=yi=1，表示可以產(chǎn)生進(jìn)位；進(jìn)位傳遞函數(shù)pi，若pi=1，說(shuō)明xiyi可能是01或10，表示低位到本位的進(jìn)位可以傳遞到下一位。即如果兩個(gè)加數(shù)位都為1，則這一級(jí)無(wú)條件地產(chǎn)生進(jìn)位；如果兩個(gè)加數(shù)位中至少一個(gè)為1，則這一級(jí)傳遞進(jìn)位。為了避免串行進(jìn)位，每一級(jí)的進(jìn)位ci都可遞歸地展開(kāi)為二級(jí)“與-或”表達(dá)式。依據(jù)進(jìn)位產(chǎn)生信號(hào)和進(jìn)位傳遞信號(hào)，現(xiàn)在這一級(jí)的進(jìn)位輸出可以寫為：思考為什么只設(shè)計(jì)4位二進(jìn)制先行進(jìn)位加法器？可以是8位的嗎？5.10.5MSI加法器74x283是4位二進(jìn)制先行進(jìn)位加法器。邏輯符號(hào)邏輯結(jié)構(gòu)按如下方法代數(shù)地處理半加和等式：且原當(dāng)pi=0時(shí)，表示xi=yi=0，gi一定為0；當(dāng)pi=1時(shí)，pi

·gi=1

·gi

=gi無(wú)論pi=1，還是pi=0，ci+1=gi+pi

·ci=pi

·gi+pi

·ci總成立將低位’283的進(jìn)位輸出與高位‘283的進(jìn)位輸入級(jí)聯(lián)，可生成多于4位且速度塊的組間串行進(jìn)位加法器。該電路C0到C16的延遲約為8個(gè)反相門的延遲。5.10.6MSI算術(shù)邏輯單元算術(shù)邏輯單元（ALU）能對(duì)2個(gè)b位操作數(shù)進(jìn)行若干不同的算術(shù)和邏輯操作。執(zhí)行的操作由一組功能選擇輸入指定。典型的MSIALU是4位的，有3到5個(gè)功能選擇輸入，允許執(zhí)行多至32種不同的操作。74x181是4位的ALU，它所執(zhí)行的操作由輸入M和S3～S0來(lái)選擇。74x381和74x382二者的區(qū)別在于：一個(gè)提供組間先行進(jìn)位輸出，而另一個(gè)提供串行進(jìn)位輸出和溢出輸出。5.10.7組間先行進(jìn)位74x181和74x381提供了組間先行進(jìn)位輸出，允許多個(gè)ALU級(jí)聯(lián)，且在4位一組的組與組之間沒(méi)有串行進(jìn)位。先行進(jìn)位信號(hào)G_L和P_L的公式：先行進(jìn)位電路74x182的輸入是C0，G0～G3和P0～P3（ALU0～3的進(jìn)位產(chǎn)生和進(jìn)位傳遞輸出）。生成ALU1～3的進(jìn)位輸入C1～C3。當(dāng)ALU級(jí)聯(lián)時(shí)，只用兩級(jí)邏輯就可以組合組間先行進(jìn)位輸出，以生成每個(gè)ALU的進(jìn)位輸入。5.11組合乘法器5.11.1組合乘法器的結(jié)構(gòu)大多數(shù)組合乘法器都是基于手算的移位-累加算法來(lái)實(shí)現(xiàn)的。被乘數(shù)X＝x7x6x5x4x3x2x1x0，乘數(shù)Y＝y(tǒng)7y6y5y4y3y2y1y0時(shí)序乘法器使用單個(gè)加法器和一個(gè)寄存器累加部分積。部分積寄存器初始化為第一個(gè)乘積分量。時(shí)序乘法器使用進(jìn)位保留加法來(lái)加速乘法過(guò)程。具體思路是：斷開(kāi)串行進(jìn)位加法器的進(jìn)位鏈，以縮短每次加法的延遲。實(shí)現(xiàn)是：將第j步第i位的進(jìn)位輸出連到下一步（第j＋1步）第i＋1位的進(jìn)位輸入。

除能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外，還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算，二進(jìn)制乘法運(yùn)算，十進(jìn)制加法運(yùn)算等功能。例1：用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余3碼的代轉(zhuǎn)換電路。解：余3碼比8421碼多3.A4A3A2A1B4B3B2B1F4

F3F2F1余3碼FC4C08421BCD碼0011“0”5.12中規(guī)模通用集成電路應(yīng)用舉例

二進(jìn)制并行加法器5.12中規(guī)模通用集成電路應(yīng)用舉例（續(xù)）例2：用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)四位二進(jìn)制并行加法/減法器。F4F3F2

F1FC4C0A4

A3A2A1B4B3

B2 B1S4S3

S2

S1＝1＝1＝1＝1被加數(shù)(被減數(shù))加數(shù)(減數(shù))a4a3a2 a1b4b3b2

b1功能選擇M和(差)解：利用補(bǔ)碼，將減法變?yōu)榧臃ā⊕1=B'(取反)B⊕0=B進(jìn)位輸入A4A3A2A1B4B3B2B1F4F3F2F1和數(shù)余3碼FC4C0“1”A4A3A2A1B4B3B2B1F4F3F2F1FC4C0被加數(shù)余3碼加數(shù)余3碼1III5.12中規(guī)模通用集成電路應(yīng)用舉例（續(xù)）例3：用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余3碼表示的一位十進(jìn)制數(shù)加法器解：余3碼相加無(wú)進(jìn)位時(shí)，結(jié)果要減3；有進(jìn)位時(shí)，結(jié)果要加3。減3(0011)可以變?yōu)榧?3(1101)。A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7AiBiGi-1S1S2S3&&DiGi“1”例4：用一片74138三輸入八輸出譯碼器和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能輸入Ai

BiGi-1輸 出Di Gi0000010100111001011101110 01 11 10 11 00 00 01 1解：5.12中規(guī)模通用集成電路應(yīng)用舉例（續(xù)）例5：用譯碼器和與門實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C,D)=m(2,4,6,8,10,12,14)解：&Y0

Y1Y2Y3Y4Y5Y6Y7A2

A1A0S3S2S1B

C

DA1Fm2,m4,m6m8,m10,m12,m14Y0

Y1Y2Y3Y4Y5Y6Y7A2

A1A0S3S2S15.12中