組合邏輯電路

第四章組合邏輯電路§4.1概述§4.2組合邏輯電路分析§4.3組合邏輯電路的設(shè)計(jì)§4.4常用組合邏輯器件§4.5冒險(xiǎn)與競(jìng)爭(zhēng)相關(guān)知識(shí)回顧：邏輯運(yùn)算邏輯門與或非異或同或非門與門或門與非門或非門異或門同或門本章任務(wù)：1.組合邏輯電路的分析與設(shè)計(jì)方法2.常用組合邏輯模塊的使用組合邏輯電路——在任何時(shí)刻，輸出狀態(tài)只決定同一時(shí)刻各輸入狀態(tài)的組合，而與先前狀態(tài)無關(guān)的邏輯電路稱為組合邏輯電路。每一個(gè)輸出變量是全部或部分輸入變量的函數(shù)：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）……Lj=fj（A1、A2、…、Ai）§4.1概述組合邏輯電路的特點(diǎn)：

（1）基本由邏輯門電路組成；

（2）輸出輸入之間沒有反饋延遲通路；

（3）電路中不含記憶單元。

電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系§4.2組合邏輯電路分析組合邏輯電路的分析步驟：（1）根據(jù)邏輯圖寫出輸出表達(dá)式。（從輸入向輸出逐級(jí)推導(dǎo)，在這個(gè)過程中，可以設(shè)幾個(gè)中間變量幫助分析）（2）表達(dá)式化簡(jiǎn)。（3）列出真值表。（4）由真值表（簡(jiǎn)單邏輯可直接由表達(dá)式）概括出邏輯功能。（這一步較難）

例1：分析下圖的邏輯功能。

&&&ABF11真值表相同為“1”不同為“0”同或=1邏輯圖邏輯表達(dá)式11表達(dá)式化簡(jiǎn)化簡(jiǎn)22從輸入到輸出逐級(jí)寫出例2：分析下圖的邏輯功能。

最簡(jiǎn)表達(dá)式3真值表34電路的邏輯功能當(dāng)輸入中有奇數(shù)個(gè)1時(shí)，輸出1；當(dāng)有偶數(shù)個(gè)1時(shí)，輸出0。因此，該邏輯電路實(shí)現(xiàn)奇偶校驗(yàn)功能。4例3：已知某邏輯門電路的輸入A、B和對(duì)應(yīng)輸出Y的波形如圖1所示，則Y的邏輯表達(dá)式可寫為

。組合邏輯電路設(shè)計(jì)的任務(wù)是根據(jù)給定的邏輯問題（課題），設(shè)計(jì)出能實(shí)現(xiàn)其邏輯功能的組合邏輯電路，最后畫出實(shí)現(xiàn)邏輯功能的電路圖，要求電路簡(jiǎn)單，使用的門（芯片）最少、連接線最少。實(shí)際上，組合邏輯電路的設(shè)計(jì)與分析過程是一個(gè)相反的工作?！?.3組合邏輯電路設(shè)計(jì)根據(jù)要求設(shè)計(jì)出實(shí)際邏輯電路步驟：確定輸入、輸出列出真值表寫出表達(dá)式并簡(jiǎn)化畫邏輯電路圖形式變換根據(jù)設(shè)計(jì)要求選擇所需門電路分析題意，將設(shè)計(jì)要求轉(zhuǎn)化為邏輯關(guān)系，這一步為設(shè)計(jì)組合邏輯電路的關(guān)鍵例1：設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。1.假設(shè)A、B、C為邏輯變量，分別代表A、B、C三個(gè)人的意見，同意為“1”，反對(duì)為“0”。輸出為F，提案通過為“1”，否則為“0”。2.根據(jù)題意列出真值表。真值表3.畫出卡諾圖：用卡諾圖化簡(jiǎn)ABC0001111001ABACBC4.根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&&ABBCF&&&&ABCF若要求用與非門實(shí)現(xiàn)真值表電路功能描述例2：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。112邏輯表達(dá)式或卡諾圖最簡(jiǎn)與或表達(dá)式化簡(jiǎn)32已為最簡(jiǎn)與或表達(dá)式4邏輯變換5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)例3、某火車站有特快、快、慢三種類型列車進(jìn)出。試設(shè)計(jì)一個(gè)指示列車等待進(jìn)站的邏輯電路。列車優(yōu)先級(jí)依次為：特快、快、慢。解：設(shè)特快、快和慢的請(qǐng)求信號(hào)分別用I0、I1、I2，有進(jìn)站請(qǐng)求時(shí)為1，無請(qǐng)求時(shí)為0；用L0、L1、L2三個(gè)信號(hào)表示指示燈狀態(tài)，燈亮為1，燈滅為0。4.4.1編碼器所謂編碼就是用一個(gè)二進(jìn)制代碼表示特定含義的信息。具有編碼功能的邏輯電路成為編碼器。n個(gè)二進(jìn)制代碼（n位二進(jìn)制數(shù)）有2n種不同的組合，可以表示2n個(gè)信號(hào)。（二進(jìn)制編碼器）§4.4常用組合邏輯器件例：用與非門組成八線-三線編碼器1、八線-三線編碼器設(shè)八個(gè)輸入端為I0I7，八種狀態(tài)，與之對(duì)應(yīng)的輸出設(shè)為A0、A1、A2，共三位二進(jìn)制數(shù)。

編碼器高低電平信號(hào)二進(jìn)制代碼2n個(gè)n位

由真值表寫出各輸出的邏輯表達(dá)式為：

用門電路實(shí)現(xiàn)邏輯電路：8—3線優(yōu)先編碼器CD4532簡(jiǎn)化符號(hào)0～7：輸入端；Y0～Y2：輸出端；EI(Enable)：輸入使能端；EO：輸出使能端；CD4532各輸入端、輸出端都是高電平有效。GS:工作狀態(tài)標(biāo)志Y0Y1Y2GSEOEICD45322、優(yōu)先編碼8—3線優(yōu)先編碼器CD4532功能表01001×

1000000101010×

×

1000001

11111110EI使能輸入000011100101110111000000Y2Y1Y0輸出11111100GS0×

×

×

×

10000×

×

×

×

×

1000×

×

×

×

×

×

100×

×

×

100000

100000000×

×

×

×

×

×

×

1

1000000000×××

×

×

×

××EOI0I1I2I3I4I5I6I7

輸入abc輸入：邏輯1(高電平）有效輸出：邏輯1(高電平）有效例1：CD4532的級(jí)聯(lián)16線—4線優(yōu)先編碼例2：鍵盤輸入8421BCD編碼器當(dāng)按下S0～S9任意一個(gè)鍵時(shí)，GS=1，表示有信號(hào)輸入；當(dāng)S0～S9均沒按下時(shí)，GS=0，表示沒有信號(hào)輸入。4.4.2譯碼器譯碼是編碼的逆過程，即將某個(gè)二進(jìn)制翻譯成電路的某種狀態(tài)。（1）二進(jìn)制譯碼器將n種輸入的組合譯成2n種電路狀態(tài)。也叫n---2n線譯碼器。譯碼器二進(jìn)制代碼高低電平信號(hào)集成譯碼器74138E3、E2、E1：使能端；簡(jiǎn)化符號(hào)E3E2E1Y7～Y0譯碼輸出端；低電平有效高電平有效低電平有效3－8線譯碼器74138的功能表111110111011011111101110101010101010100×

×1

使能輸入11110111100111011110111101111101010111111001111111101110111111100011111111×

×

×11111111×

×

×A2A1A0

輸出輸入3－8線譯碼器74138的邏輯表達(dá)式器件不工作

器件工作74LS138的級(jí)聯(lián)例、用一片74HC138實(shí)現(xiàn)由于74138輸出為低電平有效，所以應(yīng)將最小項(xiàng)變換為反函數(shù)形式。ABC‘1’‘0’‘0’74LS138ABCE3E2E1Y0Y1Y2Y3Y4Y5Y6Y7L&n-2n線譯碼器，包含了n變量所有的最小項(xiàng)。加上“或門”或“與非門”，可以組成任何形式的輸入變量小于n的組合邏輯函數(shù)。（2）7442二-十進(jìn)制譯碼器8421BCD碼譯碼器7442

余3BCD碼譯碼器7443余3格雷BCD碼譯碼器7444A3～A0：地址輸入端；Y9～Y0：輸出端。二—十進(jìn)制譯碼器7442的功能表1111111011011111111011110101111101111101001110111111001111111101110110111111110110001101111111001010111111110001

01111111110000

A3A2A1A0

輸出輸入10011111111110在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到顯示譯碼器。3、七段顯示譯碼器數(shù)字顯示譯碼器BCD碼七段數(shù)碼管七段數(shù)碼管半導(dǎo)體數(shù)碼管

液晶數(shù)碼管共陽(yáng)極共陰極(a)外形圖(b)等效電路共陰極每字段是一只發(fā)光二極管七段顯示器:用七個(gè)發(fā)光字段構(gòu)成09十個(gè)數(shù)字高電平驅(qū)動(dòng)數(shù)字顯示譯碼器74HC4511A3～A0：8421BCD輸入端Ya～Yg：七段輸出端邏輯符號(hào)七段顯示譯碼器74HC4511A1A3A2A0——滅零輸入端，用來熄滅無意義0的顯示?！獪y(cè)試輸入端，用來檢查顯示管的七段是否都能正常工作。當(dāng)，且輸入數(shù)碼為0時(shí)，作輸出端。當(dāng)，且時(shí)，七段均被點(diǎn)亮?！巛斎攵?滅零輸出端，雙向控制端作輸入且

時(shí)，七段均熄滅；作輸出時(shí)，受控于和。當(dāng)，，且輸入數(shù)碼均為0時(shí)，當(dāng)，或且時(shí)，當(dāng)，，且輸入數(shù)碼均為0時(shí)，七段均熄滅，即“滅零”。可用來“消隱”無意義的0。000101100000010110110100001111110A3A2A1A0

abcdefg09001111110010100011001101011011011011010111111000111111110011111011011111100007段顯示譯碼器真值表aebcfgdabcdefgYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg4.4.3數(shù)據(jù)選擇器從多路輸入數(shù)據(jù)中選擇一路，送到輸出，稱為數(shù)據(jù)選擇器。A0A1D3D2D1D0W控制信號(hào)輸入信號(hào)輸出信號(hào)數(shù)據(jù)選擇器類似一個(gè)多擲開關(guān)。選擇哪一路信號(hào)由相應(yīng)的一組控制信號(hào)控制。1、四選一集成數(shù)據(jù)選擇器74LS153簡(jiǎn)化符號(hào)A1、A0：地址輸入端；D3～D0：數(shù)據(jù)輸入端；Y：輸出端；EE：使能端；功能表控制端2、八選一集成數(shù)據(jù)選擇器74LS151A2～A0：地址輸入端；D7～D0：數(shù)據(jù)輸入端；Y：輸出端；簡(jiǎn)化符號(hào)EE：使能端；八選一MUX的功能表EA2A1A0

YY1×××0000000100100011010001010110011101D0D0

D1D1D2D2D3D3D4D4D5D5D6D6D7D7

輸出表達(dá)式mi為A2、A1、A0的最小項(xiàng)3、74LS151的功能擴(kuò)展EE4、數(shù)據(jù)選擇器的應(yīng)用基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器設(shè)計(jì)邏輯電路用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→求Di→畫連線圖。分析例1、利用八選一選擇器實(shí)現(xiàn)如下邏輯函數(shù)。②使MUX中的D3、D5、D6、D7為1，其余為0即可。①使數(shù)據(jù)選擇器E=0，將變量A、B、C分別接到數(shù)據(jù)選擇器的地址輸入端A2A1A0E例2、利用四選一選擇器實(shí)現(xiàn)邏輯函數(shù)。四選一選擇器輸出的邏輯式可以令：將A、B分別接到四選一MUX的地址端A1、A0比較接線圖D0D1D2D3A1A0YABCL“1”74LS153“0”E當(dāng)函數(shù)變量的數(shù)目多于MUX地址端的數(shù)目時(shí)，可將變量接到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端（以原變量或反變量的形式）。設(shè)計(jì)時(shí)可以采用函數(shù)式比較法。4.4.4數(shù)值比較器用來比較兩個(gè)數(shù)的大小的數(shù)字邏輯電路稱為數(shù)值比較器。功能表（1）一位數(shù)值比較器邏輯圖11FA=B&&≥1ABFA<BFA>B（2）多位數(shù)值比較器比較原則：①先從高位比起,高位大的數(shù)值一定大。②若高位相等,則再比較低位數(shù),最終結(jié)果由低位的比較結(jié)果決定。四位并行數(shù)據(jù)比較器7485簡(jiǎn)化符號(hào)A3～A0、B3～B0：數(shù)碼輸入端；I(A>B)

、I(A=B)

、I(A<B)

：級(jí)聯(lián)輸入端；FA>B、FA=B、FA<B：比較結(jié)果輸出端；III4位數(shù)值比較器7485功能表輸入輸出A3B3A2B2A1B1A0B0I(A>B)

I(A=B)

I(A<B)FA>BFA<BFA=BA3>B3?????????100A3<B3?????????0

10A3=B3A2>B2???????100A3=B3A2<B2???????010A3=B3A2=B2A1>B1?????1

00A3=B3A2=B2A1<B1?????010A3=B3A2=B2A1=B1A0>B0???100A3=B3A2=B2A1=B1A0<B0???0

10A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0×1×001輸入輸出A3B3A2B2A1B1A0B0I(A>B)I(A=B)I(A<B)FA>BFA<BFA=BA3=B3A2=B2A1=B1A0=B0001010當(dāng)不考慮低位進(jìn)位，僅對(duì)兩組4位二進(jìn)制數(shù)比較時(shí)，必須將進(jìn)位輸入進(jìn)行設(shè)置，使I(A>B)

=I(A<B)

=0，I(A=B)

=1數(shù)值比較器的位數(shù)擴(kuò)展4.4.5加法器11011001+舉例：A=1101,B=1001,計(jì)算A+B011010011加法運(yùn)算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個(gè)數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。（1）半加器：只考慮兩個(gè)加數(shù)的本身，不考慮從低位來的進(jìn)位。A---加數(shù)；B---被加數(shù)；S---本位和；C---向高位的進(jìn)位。真值表1、一位加法器邏輯圖=1&ABSC邏輯符號(hào)（2）全加器：Ai---加數(shù)；Bi---被加數(shù)；Ci---低位的進(jìn)位；S---本位和；Co---進(jìn)位。全加器不僅考慮兩個(gè)加數(shù)本身，還與低位來的進(jìn)位信號(hào)相加，并向高位進(jìn)位。

邏輯圖邏輯符號(hào)學(xué)生自己完成邏輯電路o用74LS138和與非門構(gòu)成一位全加器解:全加器的最小項(xiàng)表達(dá)式應(yīng)為S=Co=74LS138（1）串行進(jìn)位加法器低位全加器進(jìn)位輸出高位全加器進(jìn)位輸入和進(jìn)位2、多位加法器（2）超前進(jìn)位加法器進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位CI0形成。直接形成進(jìn)位模塊化設(shè)計(jì)總結(jié)選擇合適的集成電路；減少電路所需的模塊總數(shù)；降低成本；提高電路可靠性。（1）根據(jù)電路的邏輯功能要求畫出電路結(jié)構(gòu)框圖，且按功能將其劃分成若干個(gè)子方框。（2）根據(jù)各子功能框的要求，選用合適的MSI或LSI。（3）根據(jù)實(shí)際情況，有時(shí)需按傳統(tǒng)設(shè)計(jì)方法設(shè)計(jì)出相關(guān)的接口電路和外圍輔助電路。設(shè)計(jì)步驟：設(shè)計(jì)原則：例：設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余3BCD碼的碼組轉(zhuǎn)換器。（2）采用與邏輯電路輸出端等同數(shù)量的數(shù)據(jù)選擇器且附加門（本題需用四個(gè)選擇器）。（3）采用譯碼器附加相應(yīng)數(shù)量門（本題需一塊4線-16線譯碼器和四個(gè)門）。（5）采用ROM和可編程邏輯器件（后續(xù)章節(jié)學(xué)習(xí)）。經(jīng)比較，采用第(4)種方法最經(jīng)濟(jì)合理。（1）利用經(jīng)典的傳統(tǒng)設(shè)計(jì)法，用SSI實(shí)現(xiàn)。（4）采用一塊四位二進(jìn)制加法器。以前我們?cè)O(shè)計(jì)電路時(shí)，假定所有輸入信號(hào)同時(shí)變化，門電路沒有延遲，在此條件下，能保證輸出邏輯正確。實(shí)際情況是：輸入信號(hào)不可能同時(shí)翻轉(zhuǎn)，門的延遲也各不相同，于是就要出現(xiàn)問題了——冒險(xiǎn)競(jìng)爭(zhēng)！幾個(gè)概念：靜態(tài)冒險(xiǎn)：如果輸入的變化本不應(yīng)引起輸出變化，但實(shí)際出現(xiàn)了變化，稱靜態(tài)冒險(xiǎn)。（打破了應(yīng)有的平靜）

如：本應(yīng)

1

1實(shí)際

101

或本應(yīng)00實(shí)際010

§4.5冒險(xiǎn)與競(jìng)爭(zhēng)

動(dòng)態(tài)冒險(xiǎn)：如果輸入的變化確應(yīng)引起輸出發(fā)生一次翻轉(zhuǎn)，但實(shí)際發(fā)生了多次翻轉(zhuǎn)，稱為動(dòng)態(tài)冒險(xiǎn)。如：本應(yīng)

0

1

實(shí)際0101本節(jié)只討論靜態(tài)冒險(xiǎn)。4.5.1險(xiǎn)象的產(chǎn)生實(shí)際邏輯電路中，信號(hào)經(jīng)過同一電路中的不同路徑所產(chǎn)生的時(shí)延不同。時(shí)延的長(zhǎng)短與信號(hào)經(jīng)過的門數(shù)、具體邏輯門的時(shí)延大小和導(dǎo)線的長(zhǎng)短有關(guān)。輸入信號(hào)經(jīng)過不同路徑到達(dá)輸出端的時(shí)間有先有后叫競(jìng)爭(zhēng)。險(xiǎn)象：電路中競(jìng)爭(zhēng)的存在，使得輸入信號(hào)的變化可能引起輸出信號(hào)出現(xiàn)非預(yù)期的錯(cuò)誤輸出現(xiàn)象。

非臨界競(jìng)爭(zhēng)：不產(chǎn)生錯(cuò)誤輸出的競(jìng)爭(zhēng)。

臨界競(jìng)爭(zhēng)：導(dǎo)致錯(cuò)誤輸出的競(jìng)爭(zhēng)。

組合電路中的險(xiǎn)象是一種瞬態(tài)現(xiàn)象，表現(xiàn)為在輸出產(chǎn)生不應(yīng)有的尖脈沖，暫時(shí)破壞正常邏輯關(guān)系。瞬態(tài)結(jié)束即可恢復(fù)正常邏輯關(guān)系。常稱其為毛刺。按錯(cuò)誤輸出脈沖信號(hào)的極性“0”型險(xiǎn)象：錯(cuò)誤輸出為負(fù)脈沖“1”型險(xiǎn)象：錯(cuò)誤輸出為正脈沖產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號(hào)4.5.2險(xiǎn)象的判斷方法：代數(shù)法、卡諾圖法一、代數(shù)法步驟：1、找出同時(shí)以原變量和反變量形式出現(xiàn)的變量X。2、消去函數(shù)表達(dá)式中的其他變量，看是否出現(xiàn)或形式，有則可能產(chǎn)生險(xiǎn)象。（依次代入輸入取值組合）條件：當(dāng)某個(gè)變量X同時(shí)以原變量和反變量的形式出現(xiàn)，且在一定條件下表達(dá)式可簡(jiǎn)化成或形式時(shí)，則X的變化可能由于競(jìng)爭(zhēng)而產(chǎn)生險(xiǎn)象。例1：試判斷以下邏輯表達(dá)式是否可能產(chǎn)生險(xiǎn)象。解：找出具有競(jìng)爭(zhēng)條件的變量。經(jīng)分析A和C均具備競(jìng)爭(zhēng)條件。首先分析變量A：可見，當(dāng)B=C=1時(shí)，A的變化可能使電路產(chǎn)生險(xiǎn)象。分析變量C：可見，C