第4章組合邏輯電路

第4章組合邏輯電路組合電路概述組合電路的分析組合電路的設(shè)計組合邏輯電路的險象本章的教學目標1.掌握組合電路的分析與設(shè)計；2.了解常用邏輯模塊的內(nèi)部邏輯結(jié)構(gòu)；3.理解組合邏輯電路的競爭與冒險。

組合電路概述組合電路概念輸入：邏輯關(guān)系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)組合電路的特點電路由邏輯門構(gòu)成，不含記憶元件輸出與輸入間無反饋延遲回路輸出與電路原來狀態(tài)無關(guān)輸出：X1、X2、…、XnF1、F2、…、Fm組合電路某一時刻的輸出僅與該時刻的輸入有關(guān)，而與電路前一時刻的狀態(tài)無關(guān)。任務(wù)：分析已知邏輯電路功能寫輸出函數(shù)式簡化函數(shù)式真值表描述電路功能已知組合電路公式法圖形法分析步驟4.1組合邏輯電路分析例1：試分析圖所示邏輯電路的功能。結(jié)論：電路為少數(shù)服從多數(shù)電路，稱表決電路。解：（1）邏輯表達式（2）列真值表ABCF00000010010001111000101111011111真值表（3）分析電路的邏輯功能多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出F為0例2：試分析圖示邏輯電路的功能。（2）列真值表解：（1）寫表達式自然二進制碼格雷碼000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000（2）真值表自然二進制碼至格雷碼的轉(zhuǎn)換電路。B3B2B1B0G3G2G1G000000000（1）表達式（3）分析電路功能[例3]分析圖示電路的邏輯功能。1．采用逐級電平推導(dǎo)法：

該電路的邏輯功能是：當輸入A、B都為“1”或都為“0”時，輸出F為“1”；否則，F(xiàn)為“0”。

這是一個判斷兩個輸入A、B是否相等的電路

。F＝x1x2＝ABAB＝AB＋ABFABABx1x2ABF0010101001112．真值表[例4]指出圖示電路的邏輯功能。1.列寫邏輯表達式法

F1＝AB＝ABF2＝A＋B＝AB

00100100F1

F200100111A

B

對F1與F2的值綜合考慮，可知該電路的邏輯功能是：

A＞B時，F(xiàn)1F2＝10A＜B時，F(xiàn)1F2＝01A＝B時，F(xiàn)1F2＝00

這是一個判斷A和B之間關(guān)系（﹥、﹤、＝）的邏輯電路

。

（F1F2不會出現(xiàn)等于11的情況）2.真值表2.2組合邏輯設(shè)計組合邏輯設(shè)計方法

1．對邏輯問題進行數(shù)學描述（一般用窮舉法）。

2．進行邏輯函數(shù)的化簡。

3．進行邏輯函數(shù)的變換。

4．畫邏輯圖，并考慮實際工程問題。

組合邏輯設(shè)計

:它是根據(jù)課題要求完成的邏輯功能，畫出實現(xiàn)該功能的邏輯電路。由此可見，它是組合邏輯分析的逆過程。邏輯問題的描述

這一步的任務(wù)是：將設(shè)計問題轉(zhuǎn)化為一個邏輯問題，即用一個邏輯表達式來描述設(shè)計要求。設(shè)計組合電路時，其設(shè)計要求往往以文字描述的形式給出，是一個具有固定因果關(guān)系的事件。由文字描述的邏輯問題直接寫出邏輯函數(shù)是困難的，但列出真值表卻比較方便。邏輯問題描述的過程是：

1.對事件的因果關(guān)系進行分析，將“因”定為輸入變量，“果”定為輸出邏輯函數(shù)

2.對邏輯變量賦值，用0，1分別表示兩種不同狀態(tài)；

3.根據(jù)給定事件因果關(guān)系列出真值表，寫出邏輯函數(shù)表達式。設(shè)計步驟列真值表簡化函數(shù)式畫邏輯圖設(shè)計要求公式法表達式變換根據(jù)設(shè)計所用芯片要求圖形法000001010011100101110111ABC0001011101234567Fmi列真值表：結(jié)語

:本例通過真值表列出邏輯表達式，而真值表則是根據(jù)設(shè)計要求建立的。[例1]設(shè)計一個三人表決器。三人中多數(shù)贊同，提案被通過；否則，提案不被通過。解：方案：通過用“1”表示不通過用“0”表示贊同用“1”表示不贊同用“0”表示F

多數(shù)表決器

f（A，B，C）ABC寫出邏輯表達式：例2：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。真值表邏輯表達式電路功能描述1窮舉法23卡諾圖最簡與或表達式化簡45邏輯變換6邏輯電路圖化簡4111Y=AB+AC56[例3]已知X＝x1x2和Y＝y(tǒng)1y2是兩個正整數(shù)，寫出判別X＞Y的邏輯表達式。X＞Y判別邏輯x1x2y1y2F解：由題意知，x1x2＞y1y2時，F(xiàn)＝1x1x2≤y1y2時，F(xiàn)＝0

比較x1x2

和y1y2

，得簡化真值表（只包括

F＝1）如下：1110×00101×0111Fy1y2x1x2

寫出邏輯表達式為：

F＝x1y1＋x1x2y1y2＋x1x2y1y2結(jié)語

：本例通過簡化真值表列出邏輯表達式，而簡化真值表是通過對設(shè)計要求的分析建立的。利用任意項的邏輯設(shè)計任意項

是指從約束方程推得的邏輯值為0的最小項，也稱無關(guān)項。這樣，可“任意”地在邏輯表達式中加入此最小項，使其邏輯表達式為更簡單。

在某些實際問題中，常常由于輸入變量之間存在的相互制約或問題的某種特殊限定等，使得邏輯函數(shù)與輸入變量的某些取值組合無關(guān)，通常把這類問題稱為與包含無關(guān)條件的邏輯問題；描述這類問題的邏輯函數(shù)稱為包含無關(guān)條件的邏輯函數(shù)。

在存約束項的卡諾圖或真值表中對應(yīng)的輸出用φ、×或d來表示。在函數(shù)表達式中可以用φ、×或d來表示其為約束項，如：F(A,B,C)=∑m(0,1,5,7)+∑φ(4,6)。當采用“最小項之和”表達式描述一個包含無關(guān)條件的邏輯問題時，函數(shù)表達式中是否包含無關(guān)項，以及對無關(guān)項是令其值為1還是為0，并不影響函數(shù)的實際邏輯功能。注意：在化簡這類邏輯函數(shù)時，利無關(guān)項用隨意性往往可以使邏輯函數(shù)得到更好地簡化，從而使設(shè)計的電路達到更簡！[例4]用與非門設(shè)計一個判別電路，以判別8421BCD碼所表示的十進制數(shù)之值是否大于等于5。解：由題意知其約束方程為：∑φ(10,11,12,13,14,15)＝0

然后列真值表如下：ΦΦΦΦΦΦ10101011110011011110111100000111110000000100100011010001010110011110001001FABCD真值表由真值表列出F的邏輯表達式為：

F＝∑（5,6,7,8,9）＋∑φ（10,11,12,13,14,15）F＝BD+BC+AΦΦ6ΦΦ79Φ58ΦBDABCABCD0001111000011110由此可見，設(shè)計包含無關(guān)條件的組合邏輯電路時，恰當?shù)乩脽o關(guān)項進行函數(shù)化簡，通常可使設(shè)計出來的電路更簡單。多輸出函數(shù)的邏輯設(shè)計A1A2AnF1F2Fn組合邏輯電路設(shè)計多輸出電路的特殊問題是：確定各輸出函數(shù)的公用項，以使整個電路為最簡，而不片面追求每個輸出函數(shù)為最簡。實際問題中，大量存在著由同一組輸入變量產(chǎn)生多個輸出函數(shù)的問題，實現(xiàn)這類問題的組合邏輯電路稱為多輸出函數(shù)的組合邏輯電路。[例5]用與非門實現(xiàn)下列多輸出函數(shù)：

F1=∑（1，3，4，5，7）

F2=∑（3，4，7）解：化簡上述函數(shù)，可得按此化簡結(jié)果，可畫出如圖(a)所示的邏輯圖。(a)F1F2ABCABCBCF1=C+AB=CABF2=BC+ABC=BCABC(b)F1F2CABCBCF1=C+ABCF2=BC+ABC則畫出如圖(b)所示的邏輯圖。

如果從全局出發(fā)統(tǒng)一考慮F1和F2的各組成項，可將左式更改為：[例4]某工廠有三個車間，每個車間各需1KW電力。這三個車間由兩臺發(fā)電機供電，一臺是1KW，另一臺是2KW。三個車間經(jīng)常不同時工作，有時只一個車間工作。為了節(jié)省能源，又保證電力供應(yīng)，請設(shè)計一個邏輯電路，能自動完成配電任務(wù)。ABCXY000000011001010

011

01100

10101

01

110

01

111

11解：（1）定義變量及取值說明設(shè)三個車間變量：A、B、C，其值為1，工作，為0，不工作；輸出變量(啟動為1，不啟動為0)X：1KW發(fā)電機組，Y：2KW發(fā)電機組。（2）列真值表X＝ABC+

ABC+

ABC+ABCY＝ABC+

ABC+

ABC+ABC（5）邏輯圖YBAC（4）化簡X＝ABC+

ABC+

ABC+ABCY=AB+BC+AC（3）邏輯表達式X＝ABC+

ABC+

ABC+ABCY＝ABC+

ABC+

ABC+ABCBC11111000011110ABC1111000011110A1ABCXABCABCABC邏輯圖化簡X＝ABCY＝BC+A(BC)邏輯表達式X＝ABC+

ABC+

ABC+ABCY＝ABC+

ABC+

ABC+ABCAB11111000011110CAB1111000011110C1由于信號經(jīng)過任何邏輯門和導(dǎo)線都會產(chǎn)生時間延遲，所以電路所有輸入達到穩(wěn)定狀態(tài)時，輸出并不是立即達到穩(wěn)定狀態(tài)。邏輯電路中各路徑上延遲時間的長短與信號經(jīng)過的門的級數(shù)有關(guān)，與具體邏輯門的時延大小有關(guān)，還與導(dǎo)線的長短有關(guān)，因此，輸入信號經(jīng)過不同路徑到達輸出端的時間有先有后，這種現(xiàn)象稱為競爭現(xiàn)象。4.4.1競爭現(xiàn)象與險象的產(chǎn)生4.4組合邏輯電路的險象

在組合電路中，當邏輯門有兩個輸入互補信號同時向相反狀態(tài)變化時，輸出端可能產(chǎn)生干擾脈沖的現(xiàn)象稱為競爭冒險。

非臨界競爭-------不產(chǎn)生錯誤輸出的競爭稱為非臨界競爭。

臨界競爭---------導(dǎo)致錯誤輸出的競爭稱為臨界競爭。險象：由競爭導(dǎo)致的錯誤輸出信號。

注意！組合電路中的險象是一種瞬態(tài)現(xiàn)象，它表現(xiàn)為在輸出端產(chǎn)生不應(yīng)有的尖脈沖，暫時地破壞正常邏輯關(guān)系。一旦瞬態(tài)過程結(jié)束，即可恢復(fù)正常邏輯關(guān)系。.竟爭的類型：AFBF=A+B=A+A=1電路中有競爭現(xiàn)象存在產(chǎn)生過渡脈沖的危險，稱為競爭冒險。險象

產(chǎn)生競爭冒險的原因

1.信號A、B不可能突變，狀態(tài)變化都要經(jīng)歷一段極短的過渡時間；

2.每個門電路的傳輸延遲時間不同，致使信號A、B狀態(tài)變化的時間有先有后。FABF=AB=AA=0FAB產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。干擾信號AA1&Y1AAY1(a)(b)1≥1Y2AAY2(a)(b)例如，如下圖所示是由與非門構(gòu)成的組合電路，該電路有3個輸入變量，1個輸出函數(shù)。根據(jù)邏輯電路圖可寫出輸出函數(shù)表達式為假設(shè)輸入變量B=C=1，將B、C的值代入上述函數(shù)表達式，可得

由互補律可知，函數(shù)

的值應(yīng)恒為1，即B=C=1時，無論A怎樣變化，輸出F的值都應(yīng)該保持1不變。當考慮電路中存在的時間延遲時，該電路的實際輸入、輸出關(guān)系又將怎樣呢？假定每個門的延遲時間為tpd，則實際輸入、輸出關(guān)系可用如下所示的時序圖來說明。組合電路中的險象可分為靜態(tài)險象和動態(tài)險象。

靜態(tài)險象：如果在輸入變化而輸出不應(yīng)發(fā)生變化的情況下，輸出端產(chǎn)生了短暫的錯誤輸出，則稱為靜態(tài)險象。動態(tài)險象：如果在輸入變化而輸出應(yīng)該發(fā)生變化的情況下，輸出在變化過程中產(chǎn)生了短暫的錯誤輸出，則稱為動態(tài)險象。

按錯誤輸出脈沖信號的極性可分為“0”型險象與“1”型險象。

“0”型險象：錯誤輸出信號為負脈沖。

“1”型險象：錯誤輸出信號為正脈沖。4.4.2險象的分類代數(shù)法：●檢查函數(shù)表達式中是否存在具備競爭條件的變量，即是否有某個變量X同時以原變量和反變量的形式出現(xiàn)在函數(shù)表達式中。

●若存在具備競爭條件的變量X，則消去函數(shù)式中的其他變量,看函數(shù)表達式是否會變?yōu)榛蛘叩男问?。若有，則說明對應(yīng)的邏輯電路可能產(chǎn)生險象。判斷電路是否可能產(chǎn)生險象的方法有代數(shù)法和卡諾圖法。險象的判斷代數(shù)法判別步驟：檢查函數(shù)表達式中是否存在互補變量X.消除函數(shù)表達式中的其他變量,僅保留變量X.再看函數(shù)表達式是否成或.

只要輸出邏輯函數(shù)在一定條件下變換成或，就可能產(chǎn)生競爭冒險。

例已知描述某組合電路的邏輯函數(shù)表達式為

試判斷該邏輯電路是否可能產(chǎn)生險象。

解由表達式可知，變量A和C均具備競爭條件，所以，應(yīng)對這兩個變量分別進行分析。先考察變量A，為此將B和C的各種取值組合分別代入函數(shù)表達式中，可得到如下結(jié)果：BC=00BC=01BC=10BC=11可見，當B=C=1時，A的變化可能使電路產(chǎn)生險象。類似地，將A和B的各種取值組合分別代入函數(shù)表達式中，可由代入結(jié)果判斷出變量C發(fā)生變化時不會產(chǎn)生險象。當描述電路的邏輯函數(shù)為“與-或”表達式時，采用卡諾圖判斷險象比代數(shù)法更為直觀、方便?？ㄖZ圖法：作出函數(shù)卡諾圖，并畫出和函數(shù)表達式中各“與”項對應(yīng)的卡諾圈。若卡諾圈之間存在“相切”關(guān)系，即兩卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項，則該電路可能產(chǎn)生險象。解作出給定函數(shù)的卡諾圖，如下圖所示。所得結(jié)論可用代數(shù)法進行驗證，假定B=D=1，C=0，代入函數(shù)表達式F之后可得，可見相應(yīng)電路可能由于A的變化而產(chǎn)生險象。由卡諾圖可知，卡諾圈1和卡諾圈2之間存在相鄰最小項m5和m13，且m5和m13不被同一卡諾圈所包含，所以這兩個卡諾圈“相切”。這說明相應(yīng)電路可能產(chǎn)生險象。

例已知某邏輯電路對應(yīng)的函數(shù)表達式為試判斷該電路是否可能產(chǎn)生險象。212.4.2消除競爭冒險的方法

加選通脈沖F=ABBC=AB+BC當A=C=1時，則有

F=B+B返回F1F2PCAFBCF1F2P＝0時，電路處于封鎖狀態(tài)；當接受了輸入信號且電路達到穩(wěn)定狀態(tài)之后，才有脈沖P＝1，允許電路輸出。

修改邏輯設(shè)計F=AB+BC=AB+BC+AC=ABBCAC冗余項FBABC=1BA=1BCAC=1BFACABCF

判斷電路中的險象[例3]判斷F=AC+AB是否存在險象。解：令B=C=1，則得F=A+A，存在“0”型險象。

當某個變量A同時以原變量和反變量的形式出現(xiàn)在函數(shù)表達式中，且令除了變量A（含A）以外的其它變量為某個恒定值（0或1）后，若出現(xiàn)Y=A+A，則存在“0”型險象，若出現(xiàn)Y=A?A，則存在“1”型險象。練習：邏輯函數(shù)F=BC+AB+AC，當變量的取值為（）時，將出現(xiàn)競爭冒險現(xiàn)象。A.B=C=0B.B=C=1C.A=1，C=0D.A=0，B=0

如何消除或避開電路中可能出現(xiàn)的險象？

有如下幾種常用的方法。一、用增加冗余項的方法消除險象

增加冗余項的方法是，通過在函數(shù)表達式中“或”上冗余的“與”項或者“與”上冗余的“或”項，消除可能產(chǎn)生的險象。冗余項的選擇可以采用代數(shù)法或者卡諾圖法確定。4.3.3冒險現(xiàn)象的消除例用增加冗余項的方法消除右圖所示電路中可能產(chǎn)生的險象。該電路當B=C=1時，A的變化可能使輸出產(chǎn)生“0”型險象。加入冗余項BC后的函數(shù)表達式為:解如圖所示電路的輸出函數(shù)表達式為如何保證當B=C=1時，輸出保持為1呢？若在函數(shù)表達式中增加冗余項BC，則可達到這一目的。有圈相切，則有競爭冒險增加冗余項，消除競爭冒險二.增加慣性延時環(huán)節(jié)(吸收法)消除險象的另一種方法是在組合電路輸出端連接一個慣性延時環(huán)節(jié)。通常采用RC電路作慣性延時環(huán)節(jié)，如圖所示。圖中的RC電路實際上是一個低通濾波器。由于競爭引起的險象都是一些頻率很高的尖脈沖信號，因此，險象在通過RC電路后能基本被濾掉，保留下來的僅僅是一些幅度極小的毛刺，它們不再對電路的可靠性產(chǎn)生影響輸出信號經(jīng)濾波后的效果如下圖所示。注意：采用這種方法時，必須適當選擇慣性環(huán)節(jié)的時間常數(shù)(τ=RC)，一般要求τ大于尖脈沖的寬度，以便能將尖脈沖“削平”；但也不能太大，否則將使正常輸出信號產(chǎn)生不允許的畸變。三、選通法選通法不必增加任何器件，僅僅是利用選通脈沖的作用，從時間上加以控制，使輸出避開險象脈沖。

例如，下圖所示與非門電路的輸出函數(shù)表達式為該電路當A發(fā)生變化時，可能產(chǎn)生“0”型險象。但通過選通脈沖對電路的輸出門加以控制，令選通脈沖在電路穩(wěn)定后出現(xiàn)，則可使輸出避開險象脈沖，送出穩(wěn)定輸出信號。4.3.3冒險現(xiàn)象的消除利用冗余項：只能消除邏輯冒險，而不能消除功能冒險；適用范圍有限三種方法比較選通法：加取樣脈沖對邏輯冒險及功能冒險都有效。目前大多數(shù)中規(guī)模集成模塊都設(shè)有使能端，可以將取樣信號作用于該端，待電路穩(wěn)定后才使輸出有效。吸收法：加濾波電容使輸出信號變壞，引起波形的上升、下降時間變長，不宜在中間級使用。實驗調(diào)試階段采用的應(yīng)急措施；4.3.3冒險現(xiàn)象的消除

①組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。②組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等5種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。③組合電路的分析步驟：邏輯圖→寫出邏輯表達式→邏輯表達式化簡→列出真值表→邏輯功能描述。④組合電路的設(shè)計步驟：列出真值表→寫出邏輯表達式或畫出卡諾圖→邏輯表達式化簡和變換→畫出邏輯圖。本節(jié)小結(jié)補充：VHDL設(shè)計方法—用VHDL語言實現(xiàn)可編程數(shù)字系統(tǒng)設(shè)計VHDL設(shè)計方法VHDL概述VHDL的設(shè)計單元VHDL的基本語法結(jié)構(gòu)VHDL的含義VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguageVHDL歷史1982年，誕生于美國國防部贊助的VHSIC項目1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言，即IEEE-1076（簡稱87版)1993年，IEEE對VHDL進行了修訂，公布了新版本的VHDL，即