第七章集成電路設(shè)計(jì)技術(shù)與工具

提出一個(gè)問題往往比解決一個(gè)問題更重要，因?yàn)榻鉀Q一個(gè)問題也許僅僅是一個(gè)數(shù)學(xué)上或?qū)嶒?yàn)上的技能而已，而提出問題，新的角度去看舊問題，卻需要?jiǎng)?chuàng)造性的想象力，而且標(biāo)志著科學(xué)的真正進(jìn)步。集成電路設(shè)計(jì)與九天EDA工具應(yīng)用

第7章

模擬集成電路晶體管級設(shè)計(jì)

7.1模擬集成電路晶體管級的設(shè)計(jì)概論

7.2模擬電路設(shè)計(jì)的內(nèi)容和指標(biāo)參數(shù)

7.3模擬集成電路晶體管級的設(shè)計(jì)流程

7.4模擬集成電路的電路仿真

7.5模擬集成電路的版圖設(shè)計(jì)要點(diǎn)

7.6運(yùn)算放大器的設(shè)計(jì)

7.1模擬集成電路晶體管級的設(shè)計(jì)概論模擬集成電路的定義模擬集成電路與數(shù)字集成電路區(qū)別模擬集成電路晶體管級的設(shè)計(jì)概論模擬集成電路的定義模擬集成電路是處理模擬信號的集成電路，其主要特點(diǎn)是，電路的輸入和輸出是一個(gè)或一些連續(xù)變化的模擬信號。模擬信號是在時(shí)間和幅度上都連續(xù)變化的信號，例如語音信號、溫度信號、壓力信號、速度信號等。在客觀世界中，多數(shù)物理量都是以模擬形式存在的，因此分析和設(shè)計(jì)模擬集成電路對于模擬信號的處理具有重要的實(shí)際意義。

模擬集成電路晶體管級的設(shè)計(jì)概論模擬集成電路與數(shù)字集成電路區(qū)別要求電路的每一個(gè)組成單元必須是精確的，其性能與版圖設(shè)計(jì)的相關(guān)性比數(shù)字集成電路強(qiáng)得多。其版圖設(shè)計(jì)從平面布局到各器件的幾何圖形的設(shè)計(jì)都要十分的“講究”，需要考慮的問題往往比數(shù)字集成電路多得多。如果在電路級上而不是在邏輯級上來考慮和優(yōu)化一個(gè)數(shù)字集成電路的性能，這將與模擬集成電路有許多共同點(diǎn)，對高速數(shù)字集成電路的設(shè)計(jì)尤其如此。

7.2模擬電路設(shè)計(jì)的內(nèi)容和指標(biāo)從電子電路應(yīng)用談起放大器是模擬電路中最廣泛應(yīng)用的電路模擬電路設(shè)計(jì)的指標(biāo)放大器的應(yīng)用例子立體聲揚(yáng)聲器放大話筒10kΩ

峰值50mv揚(yáng)聲器15w8Ω，將峰值電壓為15.5v、1.94A的電流加上去，產(chǎn)生最大的輸出功率、電壓放大倍數(shù)15.5/0.05=310；電流放大倍數(shù)388000。放大器的應(yīng)用例子放大器的性能指標(biāo)中頻電壓增益輸入阻抗、輸出阻抗上、下限轉(zhuǎn)折頻率-帶寬—頻率特性幅頻相頻特性(相位裕度)噪聲功耗輸出電壓擺幅穩(wěn)定性（鎖相環(huán)）、精度速度放大器性能舉例實(shí)際放大電路的結(jié)構(gòu)仍以話筒放大為例一般來講輸入阻抗越大越好，輸出阻抗越小越好考慮頻帶的影響常用分析定理戴維南定理：任何包括電壓源、電流源和阻抗的二端口網(wǎng)絡(luò)都可以用一個(gè)電壓源串聯(lián)電阻的等效的電路代替米勒效應(yīng)放大器的實(shí)際模型及頻率相應(yīng)重要概念1.放大0v上下的小信號，而非直流信號2.需要一個(gè)或多個(gè)直流電源供電3.放大元件需調(diào)整到適合的工作點(diǎn)將變化的輸入電壓加到直流輸入電壓上，就會(huì)輸出大的電壓變化，一般通過電容進(jìn)行耦合。頻率模型理想的放大器模型非理想的放大器模型中頻模型：耦合電容短路，寄生電容開路高頻模型：耦合電容短路，寄生電容顯現(xiàn)低頻模型：耦合電容顯現(xiàn)，寄生電容開路頻率相關(guān)系數(shù)分模型變化倍頻程概念所以在設(shè)計(jì)電路的時(shí)候要知道頻率轉(zhuǎn)折點(diǎn)放大器元件雙極性三極管Mos放大電路運(yùn)算放大器理想非理想性能參數(shù)增益帶寬積GBW：中頻增益的幅度和放大器的3db帶寬的乘積定值模擬集成電路晶體管級的設(shè)計(jì)流程模擬集成電路的設(shè)計(jì)難點(diǎn)

模擬集成電路的設(shè)計(jì)流程

模擬集成電路晶體管級的設(shè)計(jì)流程模擬集成電路的設(shè)計(jì)難點(diǎn)模擬集成電路設(shè)計(jì)涉及到速度、功耗、增益、精度、工作頻率、帶寬、噪聲等諸多因素的影響。因此，在設(shè)計(jì)模擬集成電路時(shí)要根據(jù)設(shè)計(jì)指標(biāo)要求進(jìn)行適度的折中。（八邊型法則）模擬信號處理過程中，在要求速度和精度的同時(shí)，模擬電路對噪聲、串?dāng)_和其他干擾信號比數(shù)字電路敏感得多。器件的二階效應(yīng)對模擬電路性能的影響比對數(shù)字電路的影響嚴(yán)重的多。模擬集成電路晶體管級的設(shè)計(jì)流程模擬集成電路的設(shè)計(jì)難點(diǎn)(續(xù))?高性能模擬電路的設(shè)計(jì)很少能夠自動(dòng)完成，通常每一個(gè)器件都需要“手工設(shè)計(jì)”；而數(shù)字電路通常用自動(dòng)綜合和自動(dòng)布局布線的方法來完成。?盡管模擬集成電路的設(shè)計(jì)方法和設(shè)計(jì)工具已經(jīng)有了很大的發(fā)展，但對模擬電路中許多效應(yīng)的建模和仿真仍然存在難題，這就要求設(shè)計(jì)者利用知識和經(jīng)驗(yàn)來分析仿真結(jié)果。

模擬集成電路晶體管級的設(shè)計(jì)流程模擬集成電路晶體管級的設(shè)計(jì)流程

傳統(tǒng)的模擬集成電路設(shè)計(jì)流程圖見上圖,設(shè)計(jì)方法可稱為從上至下的設(shè)計(jì)方法。該設(shè)計(jì)流程可分為前端設(shè)計(jì)和后端設(shè)計(jì)。通常，前端設(shè)計(jì)包括這個(gè)流程圖中由上至下的五個(gè)方框，即從性能指標(biāo)明細(xì)表到電路仿真以及判斷仿真是否通過；后端設(shè)計(jì)是從版圖設(shè)計(jì)開始到芯片測試過程。模擬集成電路晶體管級的設(shè)計(jì)流程模擬集成電路的設(shè)計(jì)流程(續(xù))（1）性能指標(biāo)要求明細(xì)表

詳細(xì)給出設(shè)計(jì)的模擬集成電路的指標(biāo)。（2）選擇合適的電路結(jié)構(gòu)

根據(jù)性能指標(biāo)從經(jīng)濟(jì)的觀點(diǎn)出發(fā)，選擇合適的電路結(jié)構(gòu)。（3）手工計(jì)算電路元器件參數(shù)

根據(jù)模擬電路的理論,估算電路能夠?qū)崿F(xiàn)的性能指標(biāo)。（4）電路圖編輯和修改

采用某種電路編輯軟件,完成畫電路圖的任務(wù)，并通過仿真結(jié)果對電路參數(shù)進(jìn)行修改。

模擬集成電路晶體管級的設(shè)計(jì)流程模擬集成電路的設(shè)計(jì)流程(續(xù))（5）電路仿真

對電路進(jìn)行仿真并反復(fù)修改其電路中元件參數(shù)以達(dá)到設(shè)計(jì)目標(biāo)要求。（6）版圖設(shè)計(jì)和驗(yàn)證

采用版圖設(shè)計(jì)軟件在指定的工藝規(guī)則下進(jìn)行該電路的版圖設(shè)計(jì)。（7）流片和封裝測試

版圖形成GDS-II文件送到芯片制造公司流片,流片后做封裝測試，

7.3模擬集成電路的電路仿真模擬集成電路仿真的重要性模擬集成電路仿真的類型模擬集成電路的工藝角仿真7.3模擬集成電路的電路仿真模擬集成電路仿真的重要性模擬集成電路晶體管級的電路仿真是確保模擬集成電路芯片設(shè)計(jì)成功的重要措施之一。集成電路的投片生產(chǎn)可謂是一擲千金，一絲一毫的設(shè)計(jì)差錯(cuò)所造成的損失都是難以承受的。對設(shè)計(jì)進(jìn)行全面而深入的電路仿真，找出設(shè)計(jì)中存在的問題，優(yōu)化電路中的器件參數(shù)，使電路的仿真結(jié)果滿足設(shè)計(jì)指標(biāo)要求并留有較寬的余量，基本可保證模擬集成電路設(shè)計(jì)成功。

7.3模擬集成電路的電路仿真7.3.1模擬集成電路仿真的類型（1）直流工作點(diǎn)分析對電路中每個(gè)節(jié)點(diǎn)的直流工作電壓、流過電源的電流與總功耗進(jìn)行分析。簡單來說電路的直流工作點(diǎn)為電路的直流電壓偏置。（2）交流頻率分析

即電路的頻率響應(yīng)分析，對電路中各待測節(jié)點(diǎn)進(jìn)行頻率分析，得到該節(jié)點(diǎn)的幅頻和相頻特性曲線。（3）瞬態(tài)分析

電路中節(jié)點(diǎn)電壓和支路電流等相關(guān)變量的時(shí)域分析，即節(jié)點(diǎn)電壓或支路電流對時(shí)間變量的響應(yīng)。主要功能是在電路的交流信號激勵(lì)下，對所關(guān)心的電路中節(jié)點(diǎn)電壓和支路電流隨時(shí)間的變化波形進(jìn)行分析，以確定電路的失真度、電路的延遲、電路的上升沿和下降沿的時(shí)間、電路的轉(zhuǎn)換速率和建立時(shí)間等。

模擬集成電路的電路仿真模擬集成電路仿真的類型(續(xù))（4）傅立葉分析

仿真電路中節(jié)點(diǎn)電壓或支路電流時(shí)域信號的直流分量、基波分量和諧波分量的幅度和相位，該分析用于電路的頻譜分析。

（5）噪聲分析

分析計(jì)算電路中節(jié)點(diǎn)電壓或支路電流的噪聲功率密度、電路中各種無源器件或有源器件產(chǎn)生的噪聲。（6）失真分析

用于仿真電路中的諧波失真和內(nèi)部調(diào)制失真。模擬集成電路的電路仿真模擬集成電路仿真的類型(續(xù))（7）參數(shù)掃描分析

仿真電路中某個(gè)元件的參數(shù)在一定取值范圍內(nèi)變化時(shí)，對電路直流工作點(diǎn)、瞬態(tài)特性、交流頻率特性的影響。

（8）溫度掃描分析

研究不同溫度下的電路特性。

（9）極-零點(diǎn)分析用于求解交流小信號電路傳遞函數(shù)中極點(diǎn)和零點(diǎn)的個(gè)數(shù)及其數(shù)值。模擬集成電路的電路仿真模擬集成電路仿真的類型(續(xù))（10）傳遞函數(shù)分析

求解電路的輸入源和電路的輸出電壓之間的傳遞函數(shù).

（11）直流和交流靈敏度分析

研究元件參數(shù)變化對電路中節(jié)點(diǎn)電壓、支路電流的大小和頻響特性指標(biāo)的影響。（12）最壞情況分析

通過仿真得到電路中元件參數(shù)在給定的誤差條件下，電路特性變化的最壞可能結(jié)果。7.3.2模擬集成電路的工藝角仿真集成電路工藝制造過程中，由于環(huán)境溫度、摻雜濃度、曝光時(shí)間等各種制造條件的變化，會(huì)造成不同的晶片之間以及不同的批次之間模型參數(shù)的變化。為了在一定程度上保證芯片的性能和成品率，工藝工程師們以“工藝角”的形式給出了器件的模型參數(shù)。將NMOS和PMOS晶體管的速度波動(dòng)范圍限制在由四個(gè)角所確定的矩形內(nèi)。這四個(gè)角分別是：快NMOS與快PMOS、慢NMOS與慢PMOS、快NMOS與慢PMOS、慢NMOS與快PMOS，如下圖所示。

模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路的工藝角仿真(續(xù))

圖7.2基于NMOS和PMOS器件的工藝角示意圖模擬集成電路的電路仿真模擬集成電路的工藝角仿真(續(xù))CMOS工藝角的仿真模型文件:*mosMOSmodel*Themosmodelhas5cornersandeachnameasbelow:*.libtt:typicalnmos,typicalpmos*.libff:fastnmos,fastpmos*.libfs:fastnmos,slowpmos*.libsf:slownmos,fastpmos*.libss:slownmos,slowpmos模擬集成電路的電路仿真模擬集成電路的工藝角仿真(續(xù))這段注釋指明了該仿真模型文件包含了MOS器件參數(shù)的典型值和4個(gè)工藝角參數(shù)值，并分別以tt、ff、fs、sf和ss為標(biāo)識。在電路的Spice網(wǎng)表中，通過.lib語句就可以選擇不同情況下的器件參數(shù)進(jìn)行電路仿真。7.4模擬集成電路的版圖設(shè)計(jì)要點(diǎn)版圖設(shè)計(jì)基本要求版圖匹配設(shè)計(jì)7.4模擬集成電路的版圖設(shè)計(jì)要點(diǎn)7.4.1版圖設(shè)計(jì)基本要求:

在整個(gè)集成電路設(shè)計(jì)過程中，版圖設(shè)計(jì)是其中重要的一環(huán)，它將每個(gè)元件的電路表示轉(zhuǎn)換成物理設(shè)計(jì)。同時(shí)，元件間連接的線網(wǎng)也被轉(zhuǎn)換成幾何連線圖形。對于復(fù)雜的版圖設(shè)計(jì)，一般把版圖設(shè)計(jì)分成若干個(gè)子步驟進(jìn)行。1）版圖模塊分劃

為了將處理問題的規(guī)?？s小，通常把整個(gè)電路劃分成若干個(gè)模塊，分別設(shè)計(jì)子單元模塊的版圖，然后再組合起來。模擬集成電路的版圖設(shè)計(jì)要點(diǎn)版圖設(shè)計(jì)基本要求(續(xù))2）版圖規(guī)劃和布局

其目的在于為每個(gè)模塊在整個(gè)芯片中選擇一個(gè)好的布圖方案，從而使得傳輸信號通路與非相關(guān)信號通路分隔開，降低有用信號受干擾的程度。信號的走線要完全對稱以克服外界干擾。3）布線

布線是指根據(jù)一定的規(guī)則和電路的限制把布好局的各個(gè)模塊用互連線連接起來，并進(jìn)一步優(yōu)化布線結(jié)果。4）壓縮 壓縮是指布線完成后的優(yōu)化處理過程，其目的是為了進(jìn)一步的減小芯片的面積。7.4模擬集成電路的版圖設(shè)計(jì)要點(diǎn)7.4.2版圖匹配設(shè)計(jì)

全差分電路的版圖要求盡可能做到晶體管匹配設(shè)計(jì)和電阻電容匹配設(shè)計(jì)。晶體管匹配設(shè)計(jì)是為了減小模擬電路的共模漂移電流和失調(diào)，電阻電容匹配設(shè)計(jì)是為了保證一定的匹配精度。晶體管匹配設(shè)計(jì)規(guī)則如下：

1）使用相同尺寸的叉指（finger）結(jié)構(gòu)

由于模擬集成電路經(jīng)常有一些晶體管的溝道寬度很大，為了減小MOS晶體管源漏結(jié)面積和柵電阻，獲得大的柵長柵寬，常將其分為很多部分，就是我們所說的叉指結(jié)構(gòu)。

模擬集成電路的版圖設(shè)計(jì)要點(diǎn)版圖匹配設(shè)計(jì)(續(xù))2）在可能的情況下，盡可能采用大的柵長和柵寬的晶體管。3）要求匹配的晶體管在版圖中排列方向一致。4）應(yīng)使晶體管的排列以中心對稱。5）盡量減少金屬布線通過晶體管的有源區(qū)。7.5設(shè)計(jì)舉例—運(yùn)算放大器的設(shè)計(jì)運(yùn)算放大器是一種典型的模擬集成電路，它包含了電流鏡、差動(dòng)放大器等模擬集成電路基本單元，涉及器件匹配、負(fù)反饋和頻率補(bǔ)償?shù)入娐芳夹g(shù)。同時(shí)，它又常常作為一個(gè)基本電路用來構(gòu)成模擬加法器、有源濾波器、模數(shù)（A/D）以及數(shù)模（D/A）等功能模塊。因此，掌握了運(yùn)算放大器的設(shè)計(jì)和應(yīng)用，也就掌握了模擬集成電路設(shè)計(jì)的基本技能。這里主要討論CMOS運(yùn)算放大器的設(shè)計(jì)，首先介紹MOS場效應(yīng)晶體管電流鏡電路的基本原理。電流鏡電路的設(shè)計(jì)7.5.1MOS電流鏡基本原理

電流鏡電路廣泛地應(yīng)用在模擬集成電路中，其主要功能是為模擬電路提供正確的偏置電流。在理想情況下，其電流值與加在兩端的電壓無關(guān)，并保持為常數(shù)。因此在電流鏡電路設(shè)計(jì)中設(shè)計(jì)的基本要求是：電流鏡要為模擬集成電路提供穩(wěn)定的工作電流和較大的輸出電阻。電流鏡電路的設(shè)計(jì)1）基本電流鏡

圖7.3由MOS場效應(yīng)晶體管構(gòu)成的基本電流鏡電路電流鏡電路的設(shè)計(jì)1）基本電流鏡 對于一個(gè)場效應(yīng)管，在忽略其溝道調(diào)制效應(yīng)的情況下（即λ=0），根據(jù)飽和薩氏方程ID=gmVGS=K(VGS—Vth)2可知，飽和的MOS管漏極電流在器件尺寸（W/L）與工藝參數(shù)（μn，Vth）確定的情況下，僅僅與其柵源電壓有關(guān)。所以只要是相同的工藝制作的兩個(gè)相同的MOS器件具有相同的柵源電壓，并且都工作在飽和區(qū)，則其漏極電流完全相等，即實(shí)現(xiàn)了所謂的電流復(fù)制。電流鏡電路的設(shè)計(jì)1）基本電流鏡根據(jù)飽和薩氏方程，在考慮溝道調(diào)制效應(yīng)時(shí)有只要改變M1和M2的寬長比，就可以設(shè)計(jì)出所需要的Iout。通過該電路的交流小信號等效電路可得其輸出阻抗ro=rds2?？紤]到溝道長度調(diào)制效應(yīng)及輸出端負(fù)載的影響，輸出電壓Vout通常是一個(gè)變量，導(dǎo)致Iout不等于IREF。為了抑制溝道長度調(diào)制效應(yīng)的影響，得到更好的電流源性能，要對基本電流鏡進(jìn)行改進(jìn)。電流鏡電路的設(shè)計(jì)2）威爾遜電流鏡電流鏡電路的設(shè)計(jì)2）威爾遜電流鏡威爾遜電流鏡的工作原理

是利用負(fù)反饋來提高電流鏡的輸出阻抗以使電流鏡具有更好的恒流特性。假設(shè)輸出電流Iout有一個(gè)△Iout的增量，則M2的漏極電壓也有一個(gè)△V的增量。該增量通過M1和M2的鏡象作用反饋到M1支路，則M1的VGS1也有一個(gè)△V的增量，該增量導(dǎo)致M1的漏極電流增大，該電流增量與IREF的差值通過M3使得Iout調(diào)節(jié)到原來的值；反之亦然。因此，Iout的穩(wěn)定是由M2將輸出電流反饋到IREF支路得到。電流鏡電路的設(shè)計(jì)2）威爾遜電流鏡威爾遜電流鏡的飽和薩氏方程

由于VDS2=VGS2＞VGS2－Vth，M2必然工作在飽和區(qū)；VGS1=VGS2，M1和M2的尺寸，參數(shù)相同，所以VDS1=VGS3+VGS2＞VGS1－Vth，M1也必然工作在飽和區(qū)。其電路的飽和薩氏方程:電流鏡電路的設(shè)計(jì)威爾遜電流鏡的輸出阻抗

通過該電路的交流小信號等效電路并忽略M3管的襯底偏置效應(yīng)，可計(jì)算其輸出阻抗為:

進(jìn)一步推導(dǎo)可得:

電流鏡電路的設(shè)計(jì)威爾遜電流鏡的輸出阻抗

假定gm1=

gm2=gm3，1/gm<<rds，且gm1rds1>>1，則上式可簡化為:

將威爾遜電流鏡的輸出阻抗和基本電流鏡的輸出阻抗（rds2）相比較，威爾遜電流鏡具有更大的輸出阻抗，其恒流特性得到了很大的提高。 問題:M1和M2管的漏源電壓不相等，M2管的漏源電壓受電流鏡負(fù)載的影響可能進(jìn)入三極管區(qū)。電流鏡電路的設(shè)計(jì)3）改進(jìn)的威爾遜電流鏡電流鏡電路的設(shè)計(jì)3）改進(jìn)的威爾遜電流鏡電路增加了二極管連接的M4，使電路的恒流特性得到進(jìn)一步提高。飽和薩氏方程Iout/IREF的表達(dá)式和威爾遜電流鏡相同，且有VDS1=VGS2+VGS3－VGS4。設(shè)定VGS3=VGS4，則有VDS1=VGS2＝VDS2，則電路的輸出電流與溝道調(diào)制效應(yīng)無關(guān)，是一種精確的比例電流源。要達(dá)到VGS3=VGS4的要求，只要滿足下式即可：電流鏡電路的設(shè)計(jì)4）共源共柵電流鏡電流鏡電路的設(shè)計(jì)4）共源共柵電流鏡

電路采用了共源共柵結(jié)構(gòu)，使電流鏡具有很好的恒流特性以及高的輸出阻抗。適當(dāng)選擇M3和M4的尺寸，可實(shí)現(xiàn)VGS3=VGS4。而且，從上圖可知，VGS4+VA=VGS3+VB，因此，若(W/L)3/(W/L)4=(W/L)2/(W/L)1，則可得到VA=VB，所以，輸出電流與輸入電流之間的關(guān)系和改進(jìn)的威爾遜電流鏡相同。同樣，通過其交流小信號等效電路可推導(dǎo)出該電路的輸出阻抗為：

其中，4是M4管的體效應(yīng)系數(shù)。從該式可以看出，共源共柵電流鏡取得很高的輸出阻抗。結(jié)論

威爾遜電流鏡及其改進(jìn)電路、共源共柵電流鏡均存在一個(gè)共同的缺點(diǎn)：由于它們的輸出端到地之間有兩個(gè)串聯(lián)的晶體管，正常工作時(shí)它們必須處于飽和區(qū)，結(jié)果導(dǎo)致保證這些電路正常工作的最低輸出電壓要比基本電流鏡高，從而限制了這些電流鏡在某些低壓條件下的應(yīng)用。7.5.2MOS差分放大電路差分放大器作為運(yùn)算放大器的輸入級，其主要任務(wù)是放大差模信號、抑制共模信號。下面將分兩部分討論MOS差分放大器

1）基本的MOS差分放大電路

2）MOS差分放大器的負(fù)載形式MOS差分放大電路1）基本的MOS差分放大電路（a）NMOS電路結(jié)構(gòu) （b）PMOS電路結(jié)構(gòu)MOS差分放大電路1）基本的MOS差分放大電路 基本的MOS差分放大電路中，差分對管是完全匹配的一對同種MOS晶體管，它們具有相同的電學(xué)參數(shù)和幾何參數(shù)，電路上構(gòu)成共源結(jié)構(gòu)。MOS差分放大器的電路結(jié)構(gòu)如上圖所示。其中，圖（a）給出的是以NMOS晶體管作為差分對管、NMOS為有源負(fù)載的電路結(jié)構(gòu)，圖（b）給出的是以NMOS晶體管為差分對管、PMOS為有源負(fù)載的的電路結(jié)構(gòu)。電路中的負(fù)載可以是各種形式，通常為有源負(fù)載。M3被偏置在飽和區(qū)，提供恒流ISS。這個(gè)恒流源在差分對管的源端，構(gòu)成對共模信號的負(fù)反饋，即輸入的差模電壓為零時(shí)，差分放大器兩個(gè)支路的電流相等，輸出電壓差VD1－VD2＝0。MOS差分放大電路2）MOS差分放大器的負(fù)載形式

差分放大器的負(fù)載通常是有源形式：（1）增強(qiáng)型NMOS有源負(fù)載（構(gòu)成E/E型放大器，即增強(qiáng)/增強(qiáng)型放大器）（2）耗盡型NMOS有源負(fù)載（構(gòu)成E/D型放大器，即增強(qiáng)/耗盡型放大器）（3）互補(bǔ)型有源負(fù)載（PMOS恒流源負(fù)載）（4）電流鏡負(fù)載。MOS差分放大電路2）MOS差分放大器的負(fù)載形式（a）E/E型（襯底偏置效應(yīng)）（b）PMOS恒流源負(fù)載（單端輸出問題）（c）PMOS電流鏡（單轉(zhuǎn)雙）7.5.3CMOS運(yùn)算放大器設(shè)計(jì)

圖7.11CMOS兩級運(yùn)放的電路結(jié)構(gòu)CMOS運(yùn)算放大器設(shè)計(jì)Part1為運(yùn)算放大器的電流鏡偏置電路；Part2為運(yùn)算放大器的第一級放大器；Part3為運(yùn)算放大器的第二級放大器。第一級放大器為標(biāo)準(zhǔn)基本差分運(yùn)算放大器，第二級放大器為PMOS管作為負(fù)載的NMOS共源放大器。在第一級放大器和第二級放大器之間采用補(bǔ)償網(wǎng)絡(luò)來消除第二個(gè)極點(diǎn)對低頻放大倍數(shù)、單位增益帶寬和相位裕度的影響,提高運(yùn)算放大器的工作穩(wěn)定性。CMOS運(yùn)算放大器設(shè)計(jì)性能單位數(shù)值小信號低頻電壓增益（DCGain）V/V3000單位增益帶寬（Unit-GainBandwidth）MHz100相位裕度（PhaseMargin）度70轉(zhuǎn)換速率（SlewRate）V/μS100表7.1運(yùn)放性能指標(biāo)CMOS運(yùn)算放大器設(shè)計(jì)建立時(shí)間1%（SettlingTime）ns80共模抑制比（CommonModeRejectionRange）dB80電源電壓（PowerSupply）V5輸入共模范圍（InputCommonModeRange）V1.5~3.5電壓輸出范圍（OutputRange）V0.3~4.7負(fù)載電容（LoadCapacitance）pF2功耗（PowerConsumption）mW15電源電壓抑制比（PowerSupplyRejectionRange）dB80CMOS運(yùn)算放大器設(shè)計(jì)運(yùn)放性能指標(biāo)解釋： （1）小信號低頻電壓增益：運(yùn)放在小信號低頻輸入信號狀態(tài)下的電壓放大倍數(shù)。 （2）單位增益帶寬：運(yùn)放在開環(huán)狀態(tài)下，當(dāng)放大倍數(shù)為0dB時(shí)的頻率范圍。 （3）相位裕度：運(yùn)放在開環(huán)狀態(tài)下，當(dāng)放大倍數(shù)為0dB時(shí)所對應(yīng)的相位和180度的差值。 （4）轉(zhuǎn)換速率：運(yùn)放在開環(huán)狀態(tài)，輸入信號為大信號激勵(lì)條件下，運(yùn)放由非線性進(jìn)入線性所需要的時(shí)間。相位裕度

相位裕度可以看作是系統(tǒng)進(jìn)入不穩(wěn)定狀態(tài)之前可以增加的相位變化，相位裕度越大，系統(tǒng)越穩(wěn)定，但同時(shí)時(shí)間響應(yīng)速度減慢了，因此必須要有一個(gè)比較合適的相位裕度。

相位裕度（phasemargin，PM）在電路設(shè)計(jì)中是非常重要的一個(gè)指標(biāo)，主要用來衡量負(fù)反饋系統(tǒng)的穩(wěn)定性，并能用來預(yù)測閉環(huán)系統(tǒng)階躍響應(yīng)的過沖。首先定義使增益幅值等于1的頻率點(diǎn)位“增益交點(diǎn)”（gaincrossoverpoint），設(shè)為頻率點(diǎn)w1；使增益相位等于-180°的頻率點(diǎn)位“相位交點(diǎn)”（phase

crossover

point），設(shè)為頻率點(diǎn)W2。相位裕度的定義為：運(yùn)算放大器增益的相位在增益交點(diǎn)頻率時(shí)，與

-180°相位的差值，表達(dá)式為PM=∠Av(W1)－(－180°)=∠Av(W1)+180°

式中的w1為運(yùn)算放大器的增益交點(diǎn)頻率。經(jīng)研究發(fā)現(xiàn)，相位裕度至少要45，最好是60。1、一般在運(yùn)放電路中，由于純電阻性網(wǎng)絡(luò)對于相位裕度不產(chǎn)生影響，故提高相位裕度主要通過增加容抗，增加零點(diǎn)，或者是通過改變其零點(diǎn)或極點(diǎn)對應(yīng)的頻率來提高其相位裕度。2、主要就是為了抗一些來自寄生電容，器件的誤差或者電容等隨溫度變化帶來的10%-20%的誤差等可能帶來的干擾，45°或者60°是我們的一個(gè)工程經(jīng)驗(yàn)，能保證在實(shí)測的時(shí)候應(yīng)該不會(huì)導(dǎo)致振蕩。零極點(diǎn)零極點(diǎn)本來就是用來描述電路特性的，在當(dāng)頻率在某個(gè)零點(diǎn)處，系統(tǒng)的幅值增益增加20dB/dec,在某個(gè)極點(diǎn)處減小20dB/dec，但其相位特性還得依據(jù)實(shí)際電路來決定CMOS運(yùn)算放大器設(shè)計(jì)

（5）建立時(shí)間（1%）：運(yùn)放在開環(huán)狀態(tài)下，輸入信號為大信號激勵(lì)，運(yùn)放由進(jìn)入線性的開始點(diǎn)到輸出穩(wěn)定到穩(wěn)定值的（1%）范圍內(nèi)所需要的時(shí)間。 （6）共模抑制比：運(yùn)放在開環(huán)狀態(tài)下，對共模信號或共模噪聲的抑制能力，其表達(dá)式為 （7）電源電壓：提供給運(yùn)放的工作電壓。 （8）輸入共模范圍：運(yùn)放在開環(huán)狀態(tài)下允許的輸入共模電壓范圍。CMOS運(yùn)算放大器設(shè)計(jì)

（9）輸出范圍：運(yùn)放在開環(huán)狀態(tài)下，輸出電壓能夠達(dá)到的最大范圍。 （10）負(fù)載電容：運(yùn)放在開環(huán)狀態(tài)下，所能帶動(dòng)的最大電容負(fù)載。 （11）功耗：運(yùn)放在開環(huán)狀態(tài)下允許消耗的最大靜態(tài)功耗。 （12）電源電壓抑制比：運(yùn)放在開環(huán)狀態(tài)下對電源電壓波動(dòng)或電源電壓噪聲的抑制能力。CMOS運(yùn)算放大器設(shè)計(jì)7.5.3.1兩級運(yùn)算放大器的主體電路設(shè)計(jì)

晶體管級模擬集成電路設(shè)計(jì)的一般流程是：根據(jù)設(shè)計(jì)指標(biāo)，結(jié)合已經(jīng)學(xué)習(xí)和了解的基本電路理論和結(jié)構(gòu)進(jìn)行電路元件參數(shù)值的估算，通過估算得到電路Spice仿真的初始電路描述文件。1）運(yùn)算放大器的手工計(jì)算2）Spice描述語句3）驗(yàn)證手工計(jì)算的運(yùn)放主要參數(shù)4）運(yùn)算放大器的仿真結(jié)果與分析CMOS運(yùn)算放大器設(shè)計(jì)CMOS兩級運(yùn)算放大器的仿真分析結(jié)果（1）運(yùn)放的輸入失調(diào)電壓仿真由圖可知，當(dāng)輸入電壓為2.5V—3mV時(shí)，輸出電壓正好為2.5V，所以輸入失調(diào)電壓為3mV需要說明的是：輸入失調(diào)電壓是由器件制造中的失配引起的，因此仿真時(shí)，需要通過改變其中一個(gè)輸入管的尺寸來模擬實(shí)際制造中可能引起的差分對管尺寸失配情況，否則輸入失調(diào)電壓仿真值為0CMOS運(yùn)算放大器設(shè)計(jì)CMOS兩級運(yùn)算放大器的仿真分析結(jié)果（2）運(yùn)放的共模輸入范圍（2）運(yùn)放的共模輸入范圍運(yùn)放的共模輸入范圍可通過觀測運(yùn)放的輸入輸出跟隨特性來獲得。運(yùn)放的電源為5V，將運(yùn)放的反相端和輸出相連，構(gòu)成緩沖器；同相端加直流掃描從0到5V，經(jīng)仿真得到的運(yùn)放輸入輸出跟隨特性如上圖所示，其輸入共模電壓范圍從0.1V到4.6V，滿足了設(shè)計(jì)指標(biāo)的要求CMOS運(yùn)算放大器設(shè)計(jì)CMOS兩級運(yùn)算放大器的仿真分析結(jié)果（3）運(yùn)放的輸出電壓擺幅特性—運(yùn)放的輸出電壓擺幅特性是仿真運(yùn)放的輸出電壓最大值和最小值CMOS運(yùn)算放大器設(shè)計(jì)CMOS兩級運(yùn)算放大器的仿真分析結(jié)果（4）運(yùn)放的小信號相頻和幅頻特性CMOS運(yùn)算放大器設(shè)計(jì)CMOS兩級運(yùn)算放大器的仿真分析結(jié)果（5）運(yùn)放的靜態(tài)功耗

運(yùn)放的靜態(tài)功耗是指當(dāng)運(yùn)放在輸入平衡狀態(tài)下電路消耗的總電流和總電壓的乘積。在