第四章-存貯器

第四章內(nèi)存及其與CPU的連接

內(nèi)容:半導(dǎo)體存儲器分類及主要技術(shù)指標(biāo)隨機(jī)存儲器RAM只讀存儲器ROM存儲器與CPU的連接擴(kuò)展存貯器Wednesday,February1,2023

1第一節(jié)概述一半導(dǎo)體存儲器的分類Wednesday,February1,2023

26.1.2半導(dǎo)體存儲器的主要技術(shù)指標(biāo)

1．速度指標(biāo)：存取時間和存儲周期存取時間是指從啟動一次讀出或?qū)懭氩僮鞯酵瓿稍摬僮魉枰臅r間，一般為幾百納秒。存儲周期是指連續(xù)啟動兩次獨(dú)立的操作所需的最小間隔時間。可知，存儲周期略大于存取時間。

2．存儲容量：存儲器所能存儲的二進(jìn)制信息總數(shù)。有3種表示法：

◆所能存儲的總字?jǐn)?shù)。

◆字?jǐn)?shù)×字長存儲元數(shù),即可存儲二進(jìn)制信息的總位數(shù)。

◆能存儲字節(jié)的總數(shù)。Wednesday,February1,2023

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3．可靠性可靠性一般是指外界電磁場干擾及溫度的變化對存儲器的影響。半導(dǎo)體存儲器受溫度影響較小。

4．功耗與集成度目前，半導(dǎo)體存儲器多采用NMOS工藝制作，其功耗較低，典型值約為0.1mW/位。若采用CMOS工藝制作，每位功耗可降低到微瓦特數(shù)量級，集成度更高。

5．存儲周期連續(xù)啟動兩次獨(dú)立的存儲器操作(如連續(xù)兩次讀操作)所需要的最短間隔時間稱為存儲周期。它是衡量主存儲器工作速度的重要指標(biāo)。一般情況下，存儲周期略大于存取時間。

6．功耗功耗反映了存儲器耗電的多少，同時也反映了其發(fā)熱的程度。Wednesday,February1,2023

4第二節(jié)

隨機(jī)讀寫存儲器（RAM）一、靜態(tài)RAM（SRAM）

1．基本存儲電路

六管靜態(tài)RAM存儲電路Wednesday,February1,2023

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該電路通常由如圖6-1所示的6個MOS管組成。在此電路中，T1～T4管組成雙穩(wěn)態(tài)觸發(fā)器，T1、T2為放大管，T3、T4為負(fù)載管。若T1截止，則A點(diǎn)為高電平，使T2導(dǎo)通，于是B點(diǎn)為低電平，保證T1截止。同樣，T1導(dǎo)通而T2截止，這是另一個穩(wěn)定狀態(tài)。因此，可用T1管的兩種狀態(tài)表示“1”或“0”。由此可知，SRAM保存信息的特點(diǎn)是與這個雙穩(wěn)態(tài)觸發(fā)器的穩(wěn)定狀態(tài)密切相關(guān)的。顯然，僅僅能保持這兩個狀態(tài)還是不夠的，還要對狀態(tài)進(jìn)行控制，于是加上了控制管T5、T6。

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2．芯片結(jié)構(gòu)靜態(tài)RAM內(nèi)部是由很多如圖6-1所示的基本存儲電路組成的。容量為單元數(shù)與數(shù)據(jù)線位數(shù)之乘積。為了選中某一個單元，往往利用矩陣式排列的地址譯碼電路。例如，1KB單元的內(nèi)存需10根地址線，其中5根用于行譯碼，另5根用于列譯碼，譯碼后在芯片內(nèi)部排列成32條行選擇線和32條列選擇線，這樣可選中1024個單元中的任何一個。而每一個單元的基本存儲電路個數(shù)與數(shù)據(jù)線位數(shù)相同。

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7常用的典型SRAM芯片Intel6116的引腳及功能框圖如圖6-2所示。

6116芯片的容量為2K×8位，有2048個存儲單元，需11根地址線，7根用于行地址譯碼輸入，4根用于列地址譯碼輸入，每條列線控制8位，從而形成了128×128個存儲陣列，即存儲體中有16384個存儲元。6116的控制線有3條：片選、輸出允許和讀/寫控制。Wednesday,February1,2023

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6116引腳和功能框圖Wednesday,February1,2023

9二、動態(tài)RAM（DRAM）在DRAM中，存儲信息的基本電路可以采用四管電路、三管電路和單管電路。由于基本電路使用的元件數(shù)目減少，因而集成度可進(jìn)一步提高。目前多利用單管電路來作為存儲器基本電路。

1．單管動態(tài)基本存儲電路

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10單管動態(tài)基本存儲電路中，數(shù)據(jù)信息存儲在電容C1上。C1是MOS管柵極與襯底之間的分布電容。若C1上存有電荷，表示信息為“1”，否則為“0”。而由三管或四管組成的一個基本存儲電路，也是靠MOS管柵極與襯底之間分布電容來記憶信息的。雖然MOS管是高阻器件，漏電流小，但漏電流總還是存在的，因此C1上的電荷經(jīng)一段時間就會泄放掉（一般約為幾毫秒），故不能長期保留信息。為了維持動態(tài)存儲單元所存儲的信息，必須進(jìn)行刷新，使信息再生。Wednesday,February1,2023

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2．芯片結(jié)構(gòu)常用的典型的DRAM芯片Intel2116的邏輯符號和芯片結(jié)構(gòu)如圖6-4所示。Intel2116芯片容量為16K位，采用位結(jié)構(gòu)方式組成16384位的形式，有A0～A67條地址輸入端，一條DIN數(shù)據(jù)輸入端，一條數(shù)據(jù)輸出端DOUT，行地址選通端，列地址選通端，寫允許輸入端。

為了訪問16K存儲空間，需要14根地址線(21416384)。但2116芯片封裝在16腳管殼內(nèi)。其引腳數(shù)較少，實(shí)際使用時將地址線分成兩部分：7位行地址和7位列地址。7位行地址選擇128行，7位列地址選擇128列。但行地址和列地址之間又如何區(qū)別呢？Wednesday,February1,2023

122116DRAM芯片的邏輯符號和結(jié)構(gòu)框圖

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132164圖Wednesday,February1,2023

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3．動態(tài)RAM的刷新當(dāng)動態(tài)RAM與CPU連接時，為了訪問某一存儲單元，CPU將該存儲單元的14位地址由地址寄存器加到地址總線。在刷新過程中還需接入刷新地址，為了分別選通行地址，列地址和刷新地址，需要外加多路轉(zhuǎn)換器，其具體連接如圖6-5所示。

動態(tài)RAM與存儲器、控制器連接框圖Wednesday,February1,2023

15地址總線上的A0～A6作為行地址，7位行地址和刷新計(jì)數(shù)器的輸出RA0～RA6，均加到刷新多路器的輸入端，平時7位行地址通過刷新多路器輸出，只有在刷新時RA0～RA6，才能作為刷新地址輸出。刷新多路器的輸出加在行/列多路器的輸入端，地址總線上A7～A13作為7位列地址也加在行/列多路器的輸入端。在工作過程中，7位行地址先通過行/列多路器加到2116芯片的地址輸入端，由行選通信號將7位行地址送行地址鎖存器保存，隨后7位列地址通過行/列多路器再由列選通信號將7位列地址送到列地址鎖存器，待行地址和列地址信號穩(wěn)定后，即可選中某一存儲單元進(jìn)行讀出和寫入操作。在刷新過程中，選通信號為低電平，而為高電平，此時刷新地址作為行地址送入動態(tài)RAM。每一個刷新地址使存儲矩陣行中所有存儲元（在本列中有128個基本元）在一個周期內(nèi)同時刷新。Wednesday,February1,2023

16動態(tài)RAM除了進(jìn)行讀寫操作外，還要定時進(jìn)行刷新操作以保證存儲器正常工作。刷新方式有以下3種：

◆在幾毫秒時間內(nèi)每隔一段時間刷新一次。以2116為例，在2ms時間內(nèi)要刷新128行，若每隔15s刷新一行，則在1.92ms時間內(nèi)可將128行輪流刷新一遍。

◆在2ms時間內(nèi)集中一段時間進(jìn)行刷新操作，在這段時間內(nèi)存儲器不能進(jìn)行讀/寫操作，將這段時間稱為“死”時間。

◆在每一個指令周期中利用CPU不進(jìn)行訪內(nèi)操作的時間進(jìn)行刷新。Wednesday,February1,2023

17第三節(jié)只讀存儲器（ROM）

ROM的信息在使用時是不能被改變的，即只能讀出，不能寫入，故一般只能存放固定程序和常量，如監(jiān)控程序、IBMPC中的BIOS程序等。ROM的特點(diǎn)是非易失性的，即掉電后再上電時存儲信息不會改變。ROM芯片種類很多，下面介紹其中的幾種。一、掩膜式ROM（MROM）掩膜式ROM制成后用戶不能修改。圖6-6為一個簡單的4×4位MOS管ROM，采用單譯碼結(jié)構(gòu)，兩位地址線A1～A0譯碼后可譯出4種狀態(tài)，輸出4條選擇線，可分別選中4個單元，每個單元有4位輸出。Wednesday,February1,2023

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掩膜式ROM的內(nèi)容位單

元D3D2D1D001010111012010130110

掩膜式ROM示意圖Wednesday,February1,2023

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可編程只讀存儲器（PROM）為了便于用戶根據(jù)自己的需要來確定ROM中的內(nèi)容，出現(xiàn)了可編程的只讀存儲器（PROM），它可以由用戶自己編程。圖6-7是一種32×8的熔絲式PROM結(jié)構(gòu)圖,每一個字為8位,共32個字。每一個字的8位，實(shí)際上是一個多發(fā)射極(8個)管，每一個發(fā)射極通過一個熔絲與位線相連。管子工作在射極輸出器狀態(tài)，當(dāng)它被選中時，基極為高電位，故熔絲連著的位經(jīng)過讀/寫控制電路反相輸出為“0”。若熔絲燒斷，則位線就不與管子的射極相連，經(jīng)讀/寫控制電路反相輸出為“1”。出廠時所有管子的熔絲都是連著的，可由用戶根據(jù)需要把某些熔絲燒斷，相當(dāng)于存入“1”信息；未燒斷的則相當(dāng)于存入“0”信息。Wednesday,February1,2023

20圖6-7一種32×8熔絲式PROM結(jié)構(gòu)圖Wednesday,February1,2023

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可擦寫只讀存儲器（EPROM）在某些應(yīng)用中，程序需要經(jīng)常修改，因此能夠重復(fù)擦寫的EPROM被廣泛應(yīng)用。這種存儲器利用編程器寫入后，信息可長久保持，因此可作為只讀存儲器。當(dāng)其內(nèi)容需要變更時，可利用擦抹器（由紫外線燈照射）將其擦除，各存儲單元內(nèi)容復(fù)原（為FFH），再根據(jù)需要利用EPROM編程器編程，因此這種芯片可反復(fù)擦寫。

1．基本存儲電路Wednesday,February1,2023

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2．EPROM芯片介紹

EPROM芯片有多種型號，如2716（2K×8）、2732（4K×8）、2764（8K×8）、27128（16K×8）、27256（32K×8）等。以2764A為例

Intel2764A有13條地址線，8條數(shù)據(jù)線，2個電壓輸入端VCC和VPP，一個片選端（功能同），還有輸出允許和編程控制端，其功能框圖如圖6-9所示。Wednesday,February1,2023

23Intel2764A有7種工作方式，如表6.3所示。

引

腳方

式

A9A0VPPVCC數(shù)據(jù)端功能讀低低高××VCC5V數(shù)據(jù)輸出輸出禁止低高高××VCC5V高阻備用高××××VCC5V高阻編程低高低××12.5VVCC數(shù)據(jù)輸入編程校驗(yàn)低低高××12.5VVCC數(shù)據(jù)輸出編程禁止高××××12.5VVCC高阻Intel標(biāo)識符低低高高低高VCCVCC5V5V制造商編碼器件編碼Wednesday,February1,2023

246.3.4電擦寫可編程只讀存儲器（E2PROM）

E2PROM的主要特點(diǎn)是能在應(yīng)用系統(tǒng)中進(jìn)行在線讀/寫，在斷電情況下保存的數(shù)據(jù)信息不會丟失，因此具有非常廣泛的應(yīng)用。

1．E2PROM的應(yīng)用特性

①對硬件電路沒有特殊要求，操作十分簡單。早期產(chǎn)品如2816、2817是依靠片外高壓電源（約20V）進(jìn)行擦除的。后來把高壓電源集成在片內(nèi)，構(gòu)成了新型E2PROM芯片，如2816A、2817A、2864A等，給用戶帶來了極大方便，省去了電路中高壓電源。

②采用+5V電擦寫E2PROM,是在寫入過程中自動進(jìn)行擦寫的。但目前擦寫時間較長,約需10ms左右,需要保證有足夠的寫入時間。有的E2PROM芯片設(shè)有寫入結(jié)束標(biāo)志,可供查詢或中斷使用。

③E2PROM存儲器除了有并行傳輸數(shù)據(jù)芯片外，還有串行傳輸數(shù)據(jù)芯片。串行E2PROM具有體積小、成本低、電路連接簡單，占用系統(tǒng)地址線和數(shù)據(jù)線少的優(yōu)點(diǎn)，但數(shù)據(jù)傳輸速度低。

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2．E2PROM芯片介紹

Intel公司E2PROM典型產(chǎn)品主要性能如表6.4所示，表中列出了2816、2817、2816A、2817A及2864A的主要性能。

器件型號單位28162816A28172817A2864A取數(shù)時間ns250200/250250200/250250寫操作電壓VPPV55555寫/擦操作電壓VPPV2152155字節(jié)控寫時間ms109～15101010寫入時間ms109～15101010封裝DIP24DIP24DIP28DIP28DIP28Wednesday,February1,2023

262816的工作方式P154頁Wednesday,February1,2023

276.3.5閃速存儲器（1）什么是閃速存儲器閃速存儲器（FlashMemory，閃存）是一種新型的半導(dǎo)體存儲器，屬于內(nèi)存器件的一種。就其本質(zhì)而言，閃速存儲器屬于E2PROM類型，在不加電情況下能長期保持存儲的信息。它之所以被稱為“閃速”存儲器,是因?yàn)橛秒姴脸夷芡ㄟ^公共源極或公共襯底加高壓實(shí)現(xiàn)擦除整個存儲矩陣或部分存儲矩陣,速度很快。（2）閃速存儲器的特點(diǎn)

①低電壓在線編程，可多次擦寫現(xiàn)代的閃存都只使用5V或3V單電源供電，擦除和寫入都無需把芯片取下。編程時所需的高壓及時序均由片內(nèi)的編程電路自動產(chǎn)生，外圍電路少，編程就像裝載普通RAM一樣簡單，而高壓編程電流也只有幾毫安，因此非常適合于在應(yīng)用系統(tǒng)中（尤其在低電壓系統(tǒng)中）進(jìn)行在線編程和修改，在智能化的工業(yè)控制和家電產(chǎn)品等方面都得到了很廣泛的應(yīng)用。Wednesday,February1,2023

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②按區(qū)塊（Sector）或頁面（Page）組織對閃存既可進(jìn)行整個芯片的擦除和編程操作，還可以進(jìn)行字節(jié)、區(qū)塊或頁面的擦除和編程操作。

③可進(jìn)行快速頁面寫入

CPU可以將頁數(shù)據(jù)按芯片存取速度（一般為幾十到200ns）寫入頁緩存，再在內(nèi)部邏輯的控制下，將整頁數(shù)據(jù)寫入相應(yīng)頁面，大大加快了編程速度。

④內(nèi)部編程控制邏輯當(dāng)編程寫入時，由內(nèi)部邏輯控制操作，CPU可做其他工作。CPU可以通過讀出驗(yàn)證或狀態(tài)查詢獲知編程是否結(jié)束，從而提高了CPU的效率。Wednesday,February1,2023

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⑤完善的數(shù)據(jù)保護(hù)功能閃存具有5種軟、硬件保護(hù)功能，保證片內(nèi)數(shù)據(jù)不會意外丟失。噪聲濾波器：所有的控制線都有過濾電路，以消除任何小于15ns噪聲脈沖。

VCC感應(yīng)器：一般VCC跌至3.8V以下（對3V器件為1.8V以下）時，編程將被禁止。上電延遲：VCC在上電后的5ms內(nèi)，編程被禁止。三線控制：OE、CE及WE三條控制線只要一條不處于正確電平，編程將被禁止。軟件數(shù)據(jù)保護(hù)：所有對閃存數(shù)據(jù)的改寫都需要通過編程算法完成。Wednesday,February1,2023

30（3）閃速存儲器的應(yīng)用閃速存儲器既有MROM和RAM兩者的性能，又有MROM、DRAM一樣的高密度、低成本和小體積。它是目前唯一具有大容量、非易失性、低價格、可在線改寫和較高速度幾個特性共存的存儲器。但是同DRAM比較，閃存有兩個缺點(diǎn)：可擦寫次數(shù)有限和速度較慢。所以目前還無望取代DRAM，但它是一種理想的文件存儲介質(zhì)，特別適用于在線編程的大容量、高密度存儲領(lǐng)域。

Pentium微機(jī)中已把BIOS系統(tǒng)駐留在閃存中，使得BIOS升級非常方便。由于閃存的存儲特性相當(dāng)于硬盤，也可用做固態(tài)大容量存儲器，目前閃存已成為各類便攜型數(shù)字設(shè)備的存儲介質(zhì)的基礎(chǔ)，主要用來構(gòu)成存儲卡，大量用于U盤、PDA、數(shù)碼相機(jī)、MP3播放器等電子產(chǎn)品中。閃存正朝大容量、低功耗、低成本的方向發(fā)展。與傳統(tǒng)硬盤相比，閃存的讀/寫速度高、功耗較低，現(xiàn)在市場上已經(jīng)出現(xiàn)了閃存硬盤。隨著制造工藝的提高、成本的降低，閃存硬盤取代傳統(tǒng)硬盤已成為可能。

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316.4存儲器的組織6.4.1存儲器的結(jié)構(gòu)

1．存儲體存儲器是由大量的基本存儲電路組成。這些存儲電路有規(guī)則地組合起來就成為存儲體。在較大容量的存儲器中，往往把各個字的同一位組織在一個片中，這樣的存儲芯片稱為多字一位片，如256K×1位，512K×1位等；也有把各個字的幾位組織在一個片中，稱多字多位片，如256K×4位，1K×4位等。圖6-12是一個典型的RAM芯片結(jié)構(gòu)示意圖，它的存儲體是1024×1，即1024個字的同一位。不同字的同一位通常排成矩陣的形式，如32×321024，這是為了便于譯碼尋址。Wednesday,February1,2023

32圖6-12存儲器芯片結(jié)構(gòu)

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2．外圍電路如圖6-12所示，一個存儲器芯片除了存儲體外，還有外圍電路，通常有：

①地址譯碼器：用于對n條地址線譯碼，以選擇2n個存儲單元中的一個。

②I/O電路：處于數(shù)據(jù)總線和被選用的單元之間，用以控制被選中的單元讀出或?qū)懭?，并具有?qū)動作用。

③片選控制端（ChipSelect）：由于每一片芯片的存儲容量總是有限的，所以一個存儲器往往由一定數(shù)量的片子組成。只有當(dāng)某一片的片選輸入信號有效，該片所連的地址線才有效，才能對這一片上的存儲單元進(jìn)行讀或?qū)懙牟僮鳌?/p>

④集電極開路或三態(tài)輸出緩沖器。為擴(kuò)展存儲器的字?jǐn)?shù)，常需將幾片RAM的數(shù)據(jù)線并聯(lián)使用，或與雙向的數(shù)據(jù)總線相接，因而需要用到集電極開路或三態(tài)輸出緩沖器。另外，在動態(tài)MOS型RAM中，還有預(yù)充、刷新等方面的控制電路。

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3．地址譯碼方式存儲器芯片的地址譯碼有兩種方式：一種是單譯碼方式，又稱字結(jié)構(gòu)，適用于小容量的存儲器芯片；另一種是雙譯碼，或稱重合譯碼結(jié)構(gòu)。

①單譯碼結(jié)構(gòu)。圖6-13是一種單譯碼結(jié)構(gòu)的存儲器芯片示意圖。為了說明問題，我們假設(shè)它只是一個16字4位的存儲器，并且把它排成16行×4列，則每一行對應(yīng)一個字，每一列對應(yīng)其中的一位。每一行選擇線和每一列的數(shù)據(jù)線是公共的。在這種結(jié)構(gòu)中，n根地址輸入經(jīng)全譯碼有2n個輸出，用以選擇2n個字，如16個字對應(yīng)A0～A3共4根地址線，經(jīng)譯碼獲得2416根選擇線。顯然，隨著存儲字?jǐn)?shù)的增加，譯碼的輸出線數(shù)及相應(yīng)的驅(qū)動電路會急劇增加，存儲器成本也將迅速增加。

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35圖6-13單譯碼結(jié)構(gòu)存儲器Wednesday,February1,2023

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②雙譯碼結(jié)構(gòu)。雙譯碼結(jié)構(gòu)往往用于地址位數(shù)n很大時，這時把n位地址線分成接近相等的兩段，分別譯碼，產(chǎn)生一組行地址線X和一組列地址線Y，然后讓各行地址線和列地址線在存儲元排成矩陣形式的存儲體中一一相“與”，選擇相應(yīng)的存儲元。圖6-14給出了一個有1K（1024）個字的存儲器的雙譯碼電路。1024個字排成32×32的矩陣，10根地址線分成A0～A4和A5～A9兩組。前組經(jīng)X譯碼器輸出32條行選擇線，后組經(jīng)Y譯碼器輸出32條列選擇線。行選擇線和列選擇線的組合可以方便地找到1024個中的任何一個，而譯碼器輸出的總線數(shù)僅為25+2564根，而不是采用單譯碼時的2101024根。

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37圖6-14雙譯碼存儲器電路Wednesday,February1,2023

38圖6-15給出了一個IK×4位的SRAMIntel2114的結(jié)構(gòu)方框圖。它的10根地址線中的A3～A8用于行譯碼，A0、A1、A2和A9用于列向的選擇。存儲器的內(nèi)部數(shù)據(jù)通過I/O電路以及輸入和輸出的三態(tài)門與數(shù)據(jù)總線相連。三態(tài)門受控于片選信號與寫允許信號的組合。有效時（為低電平），為低電平，輸入三態(tài)門導(dǎo)通，信號由數(shù)據(jù)線寫入存儲器；為高電平時（相當(dāng)于讀控制），輸出三態(tài)門打開，從存儲器讀出的信號送至數(shù)據(jù)線。Wednesday,February1,2023

39圖6-152114的結(jié)構(gòu)方框圖Wednesday,February1,2023

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4．存儲器的連接對存儲器進(jìn)行讀/寫操作，首先由地址總線給出地址信號，然后發(fā)出進(jìn)行讀或?qū)懖僮鞯目刂菩盘枺詈笤跀?shù)據(jù)線上進(jìn)行信息交換。因此，存儲器的連接，要完成地址線的連接、數(shù)據(jù)線的連接、控制線的連接。目前生產(chǎn)的存儲器芯片的容量是有限的，它在字?jǐn)?shù)和字長方面與實(shí)際存儲器的要求都有很大差距，所以需要在字向和位向兩方面進(jìn)行擴(kuò)充才能滿足實(shí)際存儲器的容量要求。在此，討論存儲器連接時地址線和數(shù)據(jù)線的連接問題。Wednesday,February1,2023

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（1）位擴(kuò)展法假定使用8K×1的RAM存儲器芯片，那么組成8K×8位的存儲器可采用圖6-16所示的位擴(kuò)展法。此時只加大字長，而存儲器的字?jǐn)?shù)與存儲器芯片字?jǐn)?shù)一致。圖中，每一片RAM是8192×1，故其地址線為13條（A0～A12），可滿足整個存儲容量的要求。每一片對應(yīng)于數(shù)據(jù)的1位（只有1條數(shù)據(jù)線），故只需將它們分別接到數(shù)據(jù)總線上的相應(yīng)位即可。在這種連接方式中，對片選信號均按已被選中來考慮。每一條地址總線接有8個負(fù)載，每一條數(shù)據(jù)線接有一個負(fù)載。Wednesday,February1,2023

42圖6-16位擴(kuò)展法組成8K×8RAMWednesday,February1,2023

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（2）字?jǐn)U展法字?jǐn)U展是只在字向擴(kuò)充，而位數(shù)不變，因此將芯片的地址線、數(shù)據(jù)線、讀/寫控制線并聯(lián)，而由片選信號來區(qū)分各片地址，故片選信號端連接到選片譯碼器的輸出端。圖6-17為用16K×8位的芯片采用字?jǐn)U展法組成64K×8位的存儲器連接圖。圖中4個芯片的數(shù)據(jù)端與數(shù)據(jù)總線D0～D7相連，地址總線低位地址A0～A13與各芯片的14位地址端相連，而兩位高位地址A14、A15經(jīng)2-4譯碼器分別與4個片選端相連。這4個芯片的地址空間分配見表6.7。Wednesday,February1,2023

44地

址片

號A15A14A13A12A11A10…A2A1A0說

明1#0000010101……0101最低地址最高地址2#0011010101……0101最低地址最高地址3#1100010101……0101最低地址最高地址4#1111010101……0101最低地址最高地址Wednesday,February1,2023

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（3）字位同時擴(kuò)展法一個存儲器的容量假定為M×N位，若使用e×k位的芯片(e<M，k<N)，需要在字向和位向同時進(jìn)行擴(kuò)展。此時共需要(M/e)×(N/k)個存儲器芯片。圖6-18為2114SRAM構(gòu)成的4K×8存儲器模塊。若其中某一芯片有效，則由寫允許信號規(guī)定該片執(zhí)行讀操作還是寫操作。若無效，則信號對該片不起作用，其數(shù)據(jù)輸入/輸出端呈高阻狀態(tài)。這樣就可以把同一行的4個2114芯片的相應(yīng)數(shù)據(jù)輸入/輸出端直接連接在一起提供數(shù)據(jù)字節(jié)的4位。每一行構(gòu)成4K×4RAM，兩行構(gòu)成4K×8存儲器模塊。

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46圖6-18由1K×4SRAM構(gòu)成的4K×8存儲器模塊Wednesday,February1,2023

47采用這種辦法時，每一行中哪一個芯片被選中，取決于哪個芯片的信號有效，芯片中哪個存儲單元被選中，則取決于A0～A9提供的地址碼。陣列中的同一列芯片的端都接到同一個列選通線上，該線由高位地址（本例中是A11和A10）控制，如果選中某一列，該列上的兩片2114中對應(yīng)于A0～A9地址碼的存儲單元都被選中，根據(jù)狀態(tài)決定進(jìn)行寫操作還是讀操作。例如，如果地址有16位，則A15～A12用來選擇存儲器模塊，A11和A10來選擇列，A9～A0用來選擇該列的芯片中對應(yīng)存儲單元。若該存儲器模塊占用的存儲器地址為4000H～4FFFH，則地址譯碼電路如圖6-19所示。

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48圖6-19地址譯碼電路Wednesday,February1,2023

4974LS138譯碼器圖Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理圖12345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引腳圖Wednesday,February1,2023

5074138真值表片選輸入編碼輸入輸出E3E2*E1*CBAY7*~Y0*10000011111110（僅Y0*有效）00111111101（僅Y1*有效）01011111011（僅Y2*有效）01111110111（僅Y3*有效）10011101111（僅Y4*有效）10111011111（僅Y5*有效）11010111111（僅Y6*有效）11101111111（僅Y7*有效）非上述情況×××11111111（全無效）Wednesday,February1,2023

516.4.28086系統(tǒng)的存儲器組織

1．8086CPU的存儲器接口在最小模式系統(tǒng)和最大模式系統(tǒng)中，8086CPU可尋址的最大存儲空間為1M字節(jié)。但是，8086最小模式系統(tǒng)和最大模式系統(tǒng)的配置是不一樣的。8086最大模式系統(tǒng)中增設(shè)了一個總線控制器8288和一個總線仲裁器8289，因此8086CPU和存儲器系統(tǒng)的接口在這兩種模式中是不同的。圖6-20是8086最小模式系統(tǒng)的存儲器接口框圖。Wednesday,February1,2023

52圖6-208086最小模式系統(tǒng)存儲器接口Wednesday,February1,2023

53圖6-21為8086最大模式的存儲器接口框圖，包括了一片8288總線控制器芯片。

圖6-218086最大模式系統(tǒng)存儲器接口Wednesday,February1,2023

54在8086存儲器系統(tǒng)中，20位地址總線（A19～A0）尋址的最大存儲空間是1M（220）字節(jié)，其地址范圍為00000H～FFFFFH。顯然，在8086微型計(jì)算機(jī)系統(tǒng)中，存儲器系統(tǒng)實(shí)際上是以字節(jié)為單位組成的一維線性空間。我們在介紹8086存儲器的組成時指出，8086尋址的1M存儲空間可以分成2個512K字節(jié)的存儲體，一個存儲體包含偶數(shù)地址，另一個存儲體包含奇數(shù)地址。任何兩個連續(xù)的字節(jié)可以作為一個字來訪問，顯然其中一個字節(jié)必定來自偶地址存儲體，另一個必定來自奇地址存儲體。地址值低的字節(jié)是低位字節(jié)，地址值高的字節(jié)是高位字節(jié)。Wednesday,February1,2023

55為了有效地使用存儲空間，一個字可以存儲在以偶地址或奇地址開始的連續(xù)兩個字節(jié)單元中。地址的最低有效位A0決定了字的邊界。如果A0是0，則字存放在偶地址邊界上，其低8位字節(jié)存儲于偶地址單元中，高8位字節(jié)存儲于相鄰的奇地址單元中。同理，如果A0是1，則字是存放在奇地址邊界上。對所有位于偶地址邊界上的字的訪問，8086只需一個總線周期就能完成；而對于在奇地址邊界上的字的訪問，8086需要花兩個總線周期才能實(shí)現(xiàn)。

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8086的1M存儲空間安排如圖所示。從圖中可知，1M存儲空間的最高和最低區(qū)域是留給某些特殊的處理功能使用的。如存儲單元00000H～0007FH共128個字節(jié)用于存放Intel保留的32種中斷矢量；FFFF0H～FFFFFH共16個字節(jié)用于存放啟動程序。8086應(yīng)用系統(tǒng)不能把這些區(qū)域改做其他用途，否則會使系統(tǒng)與未來的Intel的產(chǎn)品不兼容。除此以外，ROM和RAM可位于1M存儲空間的任何位置。Wednesday,February1,2023

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8086在硬件結(jié)構(gòu)上是如何保證自由地對奇偶兩個存儲體進(jìn)行操作的呢？圖6-23為8086存儲器系統(tǒng)的硬件組織框圖。地址A19～A1是體內(nèi)地址，它們并行地連接到兩個存儲體上；A0和作為存儲體的選擇信號，它們的組合可以保證8086自由地對兩個存儲體進(jìn)行操作。A0的低電平信號表示尋址數(shù)據(jù)的偶地址字節(jié)單元，允許低位存儲體和低8位數(shù)據(jù)總線交換信息；有效（低電平），允許高位存儲體和高8位數(shù)據(jù)總線交換信息。當(dāng)有效和A00時，8086同時訪問兩個存儲體，讀/寫一個字的信息；當(dāng)有效和A01時，8086只訪問奇地址存儲體，讀/寫高8位字節(jié)的信息；當(dāng)無效和A00時，8086只訪問偶地址存儲體，讀/寫低8位字節(jié)的信息。

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58圖6-238086存儲器系統(tǒng)的硬件組織Wednesday,February1,2023

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2．8086CPU與存儲器系統(tǒng)的連接當(dāng)8086CPU與存儲器系統(tǒng)實(shí)際連接時,還要考慮許多問題。例如：（1）CPU的負(fù)載能力

CPU總線在設(shè)計(jì)時負(fù)載能力都有一定限制，一般可驅(qū)動一個TTL門。在小型系統(tǒng)中，CPU可以直接與存儲器相連，而在較大的系統(tǒng)中，必須增加緩沖器、驅(qū)動器等。（2）CPU的時序和存儲器的存取速度之間的配合問題系統(tǒng)中，CPU的讀/寫時序是固定的，這時就要考慮對存儲器存取速度的要求；若存儲器已經(jīng)確定，則需要考慮是否要插入等待周期TW。比如，8086的主頻采用5MHz，則1個時鐘周期為200ns。將每個時鐘周期稱為1個T狀態(tài)。CPU和存儲器交換數(shù)據(jù)，或者從存儲器取出指令，必須執(zhí)行1個總線周期，而最小總線周期由4個T狀態(tài)組成。如果存儲器速度比較慢，CPU就會根據(jù)存儲器送來的“未準(zhǔn)備好”信號（READY信號無效），在T3狀態(tài)后插入等待狀態(tài)TW，從而延長了總線周期。

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60（3）存儲器的地址分配和選片問題內(nèi)存的擴(kuò)展和因不同用途的分區(qū)都涉及存儲器的地址分配和選擇。另外，當(dāng)多片存儲器芯片組成存儲器時，還有一個選片信號的問題。

①8086CPU與只讀存儲器的連接

ROM、PROM或EPROM芯片可以和8086系統(tǒng)總線連接，但是要注意像2716、2732、2764一類的EPROM芯片，它們是以字節(jié)寬度輸出的，因此要用兩片這樣的存儲芯片為單位，才能存儲8086的16位指令字。圖6-24為兩片2732EPROM和8086系統(tǒng)總線的連接圖。Wednesday,February1,2023

61圖6-244K字程序存儲器Wednesday,February1,2023

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②8086CPU與SRAM連接當(dāng)微型計(jì)算機(jī)系統(tǒng)的存儲器容量較小時(如少于16K字),宜采用SRAM芯片而不宜采用DRAM芯片。因?yàn)榇蠖鄶?shù)DRAM芯片是位片式，如16K×1位或64K×1位。DRAM芯片要求動態(tài)刷新支持電路，這種附加的支持電路反而增加了存儲器的成本。作為例子，圖6-26給出了一個1K字的讀/寫存儲器系統(tǒng)。存儲器芯片選用2142SRAM,存儲器系統(tǒng)工作在8086最小模式系統(tǒng)中。Wednesday,February1,2023